yout 29 LED12
四、思考题
比较原理图输入法和文本输入法的优缺点。
实验结果：
一位全加器的VHDL描述：
半加器的VHDL描述： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY ,bin,cin :IN STD_LOGIC; cout,sum:out STD_LOGIC); END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS COMPUTER ,b=>bin,co=>d,so=>e); u2:,co=>f,so=>sum);
u3: or2a PORT MAP(a=>d,b=>f,c=>cout); END ARCHITECTURE fd1;
仿真波形：
硬件测试结果及分析： ain PIN_233 SW1 bin PIN_234 SW2 cin PIN_235 SW3 cout PIN_1 LED1
5 sum PIN_2 LED2
SW1 0 0 0 0 1 1 1 1 得结果正确。
四选一数据选择器的VHDL描述： 二选一数据选择器的VHDL描述： ENTITY mux21a IS
PORT (a,b:IN BIT;s:IN BIT;y:OUT BIT); END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS BEGIN
y<=a WHEN s='0' ELSE b; END ARCHITECTURE one; 四选一数据选择器的VHDL描述： library ieee;
use ieee.std_logic_1164.all; entity mux41a is
port (d0,d1,d2,d3,a0,a1:in std_logic; yout:out std_logic); end entity mux41a;
architecture fd1 of mux41a is component mux21a
6 SW2 0 0 1 1 0 0 1 1 SW3 0 1 0 1 0 1 0 1 LED1 暗 暗 暗 亮 暗 亮 亮 亮 LED2 暗 亮 亮 暗 亮 暗 暗 亮 port (a,b,s:in std_logic; y:out std_logic); end component; signal e,f:std_logic; begin
u1:mux21a port map(a=>d0,b=>d2,s=>a1,y=>e); u2:mux21a port map(a=>d1,b=>d3,s=>a1,y=>f); u3:mux21a port map(a=>e,b=>f,s=>a0,y=>yout); end architecture fd1; 仿真波形：
硬件测试结果及分析： a1 PIN_233 SW1 a0 PIN_234 SW2 d0 PIN_235 SW3 d1 PIN_236 SW4 d2 PIN_237 SW5 d3 PIN_238 SW6 yout PIN_1 LED1
SW1 0 SW2 0 SW3 1 SW4 0 7 SW5 0 SW6 0 LED1 亮 0 1 1 此结果正确。 回答问题：
1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 亮 暗 亮 原理图输入法的优点：
1. 设计者进行电子线路设计不需要增加新的相关知识； 2. 设计过程形象直观；
3. 由于设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用。 原理图输入法的缺点： 1. 图形文件兼容性差；
2. 随着电路设计规模的扩大，原理图输入描述方式必然引起一系列难以克服的困难，如电
路功能原理的易读性下降，错误排查困难，整体调整和结构升级困难等； 3. 由于图形文件的不兼容性，性能优秀的电路模块的移植和再利用十分困难；
4. 由于在原理图中已确定了设计系统的基本电路结构和元件，留给综合器和适配器的优化
选择的空间已十分有限，因此难以实现用户所希望的面积，速度以及不同风格的综合优化；
5. 在设计中，由于必须直接面对硬件模块的选用，因此行为模型的建立将无从谈起，从而
无法实现真实意义上的自顶向下的设计方案。
但是HDL文本输入的设计方法，基本上克服了用原理图输入法存在的所有弊端，所以HDL输入设计仍然是最基本、最有效和通用的输入方法。
实验三 简单时序电路的设计
一、实验目的：
熟悉QuartusII的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。
二、实验原理
时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90％以上。触发器是时序
电路的基本单元，本实验中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。
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