第三章 集成电路中的器件及模型
1.对MOS器件主要关心的是器件的阈值电压，电流方程，器件的瞬态特性，小信号工作的模型。
2.阈值电压是一个重要的器件参数，它是MOS晶体管导通和截止的分界点。
①当VGS＞VT，而VDS=0时，在源—漏区之间形成均匀的导电沟道，无电位差，无电流。 ②当VDS＞0但比较小时，在源—漏区有近似均匀的导电沟道，形成漏电流。 ③当VDS=VGS-VT时，漏端反型层电荷减少到零，沟道在源端夹断。 ④当VDS＞VGS-VT时，沟道夹断的位置向源端方向移动，形成耗尽区。 3.K，K'的关系：K是MOS晶体管的导电因子。 K'是本征导电因子。
MOS晶体管的导电因子（K）由两方面因素决定：①K' ②晶体管宽长比（W/L）
4.亚阈值电流：MOS晶体管处于表面弱反型状态，即亚阈值区，在其沟道中存在反型载流子，以扩散为主运动，而形成的电流。
亚阈值斜率：亚阈值电流减小一个数量级所对应的栅电压的变化。
5.MOS管瞬态特性：①本征电容：与本征工作区电荷变化相联系的电容。 ②寄生电容：包括覆盖电容，源漏区PN结电容。 6.大，小信号分别针对什么问题提出的？
答：大信号针对数字电路提出的，小信号针对模拟电路提出的。 7.小尺寸器件的二级效应包括哪些方面，任选一种说明。
答：包括：①短沟道效应 ②窄沟道效应 ③饱和区沟道长度调制效应 ④迁移率退化和速度饱和 ⑤热电子效应 短沟道效应（SCE）：MOS晶体管沟道越短，源—漏区pn结耗尽层电荷在总的沟通区耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成的值电压随沟道长度减小而下降。
8.本征晶体管的EM模型用来分析什么问题。 答：①晶体管饱和压降和工作电流的关系 ②晶体管的输出曲线
9.集成双极晶体管的寄生效应有哪些？如何改善？
答：①无缘寄生：寄生电阻和电容与PN结和电流通过的路径相关联 ②有缘寄生：由基极、集电极、隔离墙、衬底组成的PNP晶体管 改善：①在工艺加工中掺金，增加复合中心数量
②在集电区下设置n+埋层，加大寄生PNP管基区宽度 ③在NPN管收集结上并连一个SBD 10.EM2模型怎么来的？
答：在本征EM模型基础上增加反映寄生效应的元件。
11.晶体管特征频率fT：晶体管交流输出短路共发射极电流增益β（f）=1时的工作频率。 12.无源元件分为：电阻器，电容器，电感器，（互连线） 第四章
1.COM反相器的直流噪声容限，开、关门电平分别针对什么？
答：为了保证电路能正常工作，对电路的输入逻辑电平有一个允许的变化范围，这个范围就是直流噪声容限。它反映了电路的抗干扰能力，决定于电路所能承受的最差的输入逻辑电平。 关门电平是电话允许的输入低电平的上限，而开门电平是电路允许的输入高电平的下限。 2.CMOS反相器的设计。
答：（1）为了使CMOS反相器有最佳性能，采用全对称设计：VTN=-VTP，KN=KP，因为全对称设计Vit=
11VPP，所以VNLM=VNHM=VDD且tr=tf，这样最有利于提高速度。 22（2）在实际工艺中，不可能获得完全对称设计。因此取LN=LP=λ，WN=WP=WA，WP=2WN，
WN=WA。 （3）要求一个反相器在驱动1pF负载电容时tr和tf不超过0.5ns，采用0.6um工艺，VDD=5V，VTN=0.8V，VTP=-0.9V，K'N=μnCOX=120×10-6A/V2，K'P=μPCOX=60×10-6A/V2 根据tr??p[?P?0.111.9?2?P?VTP其中?ln()]???0.18要求tr=0.5ns，则P(1??P)22(1??P)0.1VDDτp=0.28ns
又根据τp=CL/KPVDD得KP=7.14×10-4A/V2
W2KP2?7.14?10?4因则 要求PMOS管宽长比满足：()P???23.8
LK'P60?10?62KN2?6.9?10?4W同理 要求NMOS管宽长比满足：()N???11.5 ?6LK'N120?10取LN=LP=0.6um 则 WN=6.9um，WP=14.28um
在画版图时，MOS管的沟道宽度要根据实际情况取整 3.CMOS与NMOS反相器的比较
答：从直流特性看 NMOS：负载元件常导通，是有比反相器，达不到最大逻辑摆幅，有较大静态功耗噪声容限。
CMOS：NMOS，PMOS交替导通，是无比电路，可获得最大逻辑摆幅，有利于减小静态功耗，可获得最大的直流噪声容限。
从瞬态特性看 NMOS：因为Kr＞1，使得tr＞＞tf，因此限制了速度。 CMOS：采用对称设计，使tr=tf，从而有利于提高速度。 4.什么叫上拉，下拉开关？ 答：在CMOS反相器中，NMOS管导通的作用是把输出拉到低电平，因此叫下拉开关。PMOS管导通的作用是把输出拉到高电平，因此叫上拉开关。 把单个NMOS管和PMOS管换成一定串、并联关系。NMOS逻辑块叫下拉开关网络。PMOS逻辑块叫上拉开关网络。
5.什么是类MOS，在什么情况下提出？ 答：因为静态CMOS逻辑门每个输入都有NMOS和PMOS两个管子，不利于减小面积和提高集成度，所以采用类MOS电路。
类NMOS：只用NMOS管串，并联构成的逻辑功能块，上拉通路常导通的PMOS管代替PMOS逻辑功能块。
类PMOS：只用PMOS逻辑块实现逻辑功能，下拉通路的NMOS逻辑块用常导通的NMOS管代替。
6.什么是富MOS，在什么情况下提出？
答：为了避免形成直流通路，使上拉通路和下拉通路不能同时导通，故提出富MOS电路。 用一对受时钟信号控制的NMOS管和PMOS管使上拉和下拉通路不能同时导通，用NMOS逻辑块实现逻辑功能，NMOS管占大多数，叫富NMOS电路。 7.预充—求值动态电路中的电荷分享成因及解决方法。
答：若输入信号在求值阶段变化，会引起电荷分享，使输出信号受到破坏。 出现条件：φ=0时A=0，φ=1时A=1，B始终为0
结果：输出高电平下降，下降比例与两个电容比值有关
解决方法：加反馈管和预充电管使输出电平恢复，克服电荷分享。
8.富MOS级联问题：为了避免预充—求值动态电路在预充期间的不真实输出影响下一级电路的逻辑操作，富NMOS与富NMOS（或富PMOS与富PMOS）电路不能直接级联，而是采用富NMOS与富PMOS交替级联的方式。 9.CMOS逻辑电路的功耗来源，及各自成因？ 答：（1）动态功耗：负载电容充、放点所消耗的功耗。
（2）开关过程中的短路功耗：输入信号上升或下降过程中，直流导通电流引起的功耗。 （3）静态功耗：由泄漏电流导致的功耗。
10.双极型电路的成因及RTL电路的逻辑功能。
答：双极型晶体管有较大的跨导，比MOS电路有更快的开关速度。RTL电路由双极单管反相器并联而成，输出电平VOUT的逻辑是C1和C2的“点与”。RTL是一种或非门逻辑，它的主要问题是噪声容限低。 第五章
1.数字集成电路分类，差别？
答：组合逻辑电路：无反馈，无记忆，输出仅与输入有关。 时序逻辑电路：有反馈，有记忆，输出与输入和前级输出有关。 2.组合逻辑电路单元设计的基本过程。 答：所需功能
↓ 真值表 ↓
逻辑表达式（优化，找到最适合的结构形式，不一定得到最简的逻辑表达式） ↓多种形式 实际电路 ↓纸上进行
优化（在考虑管子数目和串、并联关系条件下，进行优化） ↓
版图设计（反复优化，在工艺条件，性能要求和延迟时间前提下，尽量减小芯片面积） ↓ 掩模板
3.分析图与双稳反馈 答：（1）图说明了在R-S锁存器基础上增加反馈线实现了J-K锁存器的原理，其中： 与非门1和2是实现了输入转换控制与双稳反馈；与非门3和4构成了R-S锁存器，输入输出交叉耦合。
（2）当CK=0时，R-S数据锁存
当CK=1时，J=K=0时，R-S锁存器输出保持不变 J=0，K=1时，R-S锁存器输出低电平 J=1，K=0时，锁存器输出高电平
J=K=1时，R-S锁存器输出发生空翻，为了避免，采用主从J-K触发器 （3）工作模式：先主求值，从保持；后主保持，从求值。 第六章
1.输入、输出缓冲器缓冲器各自的特征和作用
答：输入特征：两级反相级联：①在输入反相器的PMOS管源上增加一个二极管，但会使这级反相器输出高电平变差，故再增加一个PMOS反馈管来改善
②CMOS施密特触发器，是一种阈值转换电路，有两个逻辑阈值电平，带来的回滞电压可改善其噪声效果
作用：①作为电平转换的接口电路 ②改善输入信号的驱动能力
输出特征：在CMOS集成电路中，用多级反相器构成反相器链 作用：①提高所需要的驱动电流 ②使缓冲器的总延迟时间最小
2.ESD保护电路如何产生，怎样保护？ 答：ESD指静电释放
产生：在VLSI芯片四周环绕有很长的电源线和地线，它们有较大的寄生电阻和电容，使ESD放电时间延迟，造成远离ESD的器件容易受到ESD损伤。 保护：在芯片四边各放置一个电源对地的ESD钳位保护电路。 3.三态输出有哪三态，其逻辑符号有哪些？ 答：①输出高电平状态——有电流输出 ②输出低电平状态——有电流输入
③高阻态——既不能有电流输出，也不能有电流输入 逻辑符号：（请自己记住！） 第七章
1.MOS存储器的分类及区别
答：①随机存取存储器RAM：挥发性，断电存储内容不存在 ②只读存储器ROM：不挥发性，存储内容长期保持 2.RAM的分类及类别
答：①动态随机存取存储器DRAM：靠电容存储信息，单元电路简单，面积小，集成度高 ②静态随机存取存储器SRAM：靠双稳态电路存储信息，单元电路复杂，面积大，工作速度快
3.存储器总体结构的四个模块分别的作用 答：①存储单元阵列：构成存储器的核心 ②译码器：对单元进行选择
③输入/输出缓冲器：使片内和片外信号匹配，满足电平和驱动能力的要求。 ④时钟和控制电路：使存储器各部分的工作按一定时序进行 4.DRAM单元结构和工作原理
答：DRAM是由一个门管和一个电容构成的单管单元结构。门管的栅极接字线（WL）受行译码器控制，漏极接位线（BL）。各种泄漏电流会使电容存储的电荷丢失，通过增大存储电容的容量，减少泄漏电流。
信息的写入：①当写1时：预备动作：位线高电平 过程：字线高电平→门管导通→位线向存储电容充电 结果：存储节点的高电平
②当写0时：预备动作：位线低电平
过程：字线高电平→门管导通→位线向存储电容放电 结果：存储节点的低电平
信息的读取：预备动作：位线预充电
过程：字线高电平→门管导通→存储电容和位线电容发生电荷分享，VB0＜VR或VB1＞VR DRAM单元结构优点：结构简单，面积小，有利于提高集成度 存在问题：①存储信息不能长期保持，会由于泄漏电流而丢失 ②单元读出信号微弱，破坏性读出
解决办法：①定期刷性 ②设置灵敏/再生放大器
设计DRAM单元时需考虑两个因素：①面积 ②性能
为缩小面积提高性能需：①缩小特征尺寸，减少氧化层厚度，提高单位面积电容量 ②单元结构的改进 ③材料的变革
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