vhdl八位加法器设计实验报告

电子科技大学

学生姓名：学 号：指导教师：日 期：

实 验 报 告

缪麒龙

2010021120017 陈学英

2013 年 4 月13 日

一、实验室名称：科B453 二、实验项目名称：八位全加器的设计 三、实验原理：

1、原理：

加法器是数字系统中的基本逻辑器件例如为了节省资源减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实验表明，4 位二进制并行加法器和串行级加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器

四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框 图如下图所示，其中CSA为一位全加器。显然对于这种方式因高位运 算必须要等低位进位来到后才能进行因此它的延迟非常可观高速运算 肯定无法胜任。

通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。

2）八位加法器

用两个并行四位加法器实现一个八位加法器的框图如下：

Cin s[3..0] a[3..0] 四位全加器 a[7..0] s[7..4] co

四、实验目的：

1. 掌握图形设计方法；

2. 熟悉 MAX+PLUSⅡ软件的使用及设计流程； 3. 掌握全加器原理，能进行多位加法器的设计。

四位全加器

五、实验内容：

1、用VHDL 设计一个四位并行全加器；

2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。

六、实验器材（设备、元器件）：

PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干。

七、实验步骤：

1、用VHDL语言或图形输入法设计一个并行四位全加器；

2、利用步骤一得到的四位全加器使用图形输入法实现一个8位全加器； 3、对最后的顶层文件进行编译、仿真；

4、如果时间有余可以直接设计一个八位的串行全加器，比较上述两种方法

综合后的不同（主要从消耗资源和运算速度考虑）。

九、实验结论：

1、实验各模块源程序以及相应仿真波形 （1）四位全加器 源程序

仿真波形