常州信息职业技术学院电子与电气工程学院 毕业设计论文
进行逻辑综合优化，已得到易于实现的结果，这使得最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式在FPGA/CPLD设计方法中并不适用。这就要求设计人员更加了解FPGA/CPLD设计软件的特点，才能得到优化的设计。同时FPGA/CPLD的容量I/O数目都是有限的，因此，一个较大的电路必须经过逻辑划分才能用多个FPGA/CPLD芯片实现。早期的FPGA芯片不能实现存储器、模拟电路等一些特殊形式的电路。最新的一些FPGA产品集成了通用的RAM结构。但这种结构要么利用率不高，要么不完成符合设计者的需要。总之，多方面的缺点来自于FPGA本身的结构局限性，短期内很难得到很好的解决。
2.3 FPGA设计流程
对于目标器件为FPGA和CPLD的HDL设计，其工程设计的流程如图2-2所示。现具体说明如下。
文本编辑器 （HDL源程序） HDL源程序 HDL仿真器（行为仿真，功能仿真，时序仿真） HDL综合器逻辑综合，优化 网表文件 FPGA布线/适配器自动优化，布局， 布线/适配 熔丝图，SRAM文件，HDL网表 测试电路 硬件测试 编程器下载电缆 编程，下载 功能仿真 时序仿真 图2-2 EDA设计流程
1、文本编辑
用任何文本编辑器都可以进行，通常VHDL文件保存为vhd文件，Verilog文件保存为v文件。
2、使用编译工具编译源文件 HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。
3、逻辑综合
将源文件调入逻辑综合软件进行综合。综合的目的是在于将设计的源文件由
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语言转换为实际的电路。但是此时还没有在芯片中形成真正的电路。这一步的最终目的是生成门电路级的网表。
4、布局、布线
将第3步生成的网表文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLD/FPGA内。这一步的目的是生成用于下载的编程文件。在这一步，将用到第3步生成的网表，并根据CPLD/FPGA厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息到你的设计项目中去，以便于你做后仿真。
5、后仿真
利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫布局布线仿真或时序仿真）。这一步主要是为了确定你的设计在布局布线之后，是不是还满足你的设计要求。
6、编程，下载
如果前几步都没有发生错误，并且符合设计要求，这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中。
七、硬件测试
硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况，特别是对于HDL程序设计上不是十分规范，语义上含有一定歧义的程序。
2.4 VHDL语言
VHDL是超高速集成电路硬件描述语言的英文字头缩写简称。它是美国防开发的一种快速设计电路的工具，目前已经成为IEEE的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此，设计者可以不必了解硬件结构。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体分成外部和内部。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
应用VHDL进行工程设计的优点是多方面的：
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从 而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就 能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
( 3 ) VHDL语句的行为描述能力和程序结构决定了其他具有支持大规模 设计的分解和已有设计的分设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代表组共同并行工作才能实现。 ( 4 ) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻
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辑综合和优化，并自动的吧VHDL描述设计转变成门级网表。
( 5 ) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构， 也不必管理最终设计实现的目标期间是什么，而进行独立的设计。
VHDL语言在硬件设计领域的作用将与C和C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级比较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度。
2.5 VHDL的特点
VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分得概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下：
1、与其它的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。
2、VHDL最初是作为一种仿真标准格式出现的，因此VHDL既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言。其丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性做出决策。
3、VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。
4、对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成为门级网表。这种方式突破了门级电路设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更高效、更高速的电路系统。反过来，设计者还可以容易地从综合和优化后的电路获得设计信息，返回去更新修改VHDL设计描述，使之更为完善。
5、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列实现目标。
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6、由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需要改变端口类属参量或函数，就能轻易地改变设计的规模和结构。
2.6基于VHDL的自顶向下设计方法
2.6.1自顶向下设计的步骤
1、设计说明：用自然语言表达系统项目的功能特点和技术参数等。
2、建立VHDL行为模型，即将设计说明已转化为VHDL行为模型。建立模型是为了通过VHDL仿真器对整个系统进行系统行为仿真和性能评估。
3、VHDL行为仿真。这一阶段可以利用VHDL仿真器对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。
4、VHDL-RTL级建模。即将VHDL的行为模型表达为VHDL行为代码。 5、前端功能仿真。即对VHDL-RTL级模型进行仿真，简称功能仿真。
6、逻辑综合。使用逻辑综合工具将VHDL行为代码描述转化为结构化的门级电路。
7、测试向量生成。 8、功能仿真。 9、结构综合。
10、门级时序仿真。 11、硬件测试。
2.6.2 Top-down设计方法的优点
1、完成符合设计人员的设计思路；从功能描述开始，到最后的物理实现。 2、功能设计可完全独立于物理实现；采用Top-down设计方法，功能输入采用国际标准的HDL输入方法，HDL可不含有任何器件的物理信息，因此工程师可以有更多的空间去集中精力进行功能描述。设计师可以在设计过程的最后阶段任意选择或更改物理器件，不会在设计一开始就受到最终所采用器件的约束。
3、设计可再利用；设计结果完全可以以一种知识产权的方式作为设计师或设计单位的设计结果，应用于不同的产品设计中，做到成果的再利用。
4、易于设计的更改；设计工程师可在极短的时间内修改设计，对各种
FPGA/CPLD结构进行设计结果规模（门消耗）和速度（时序）的比较，选择最优方案。
5、设计和处理大规模复杂电路；目前的FPGA/CPLD器件正向高集成度、深亚微米工艺发展。为设计系统的小型化，低功耗、高可靠性等提供了集成的手段。
6、设计周期缩短，生产率大大提高，产品上市时间提前，性能明显提高，产品竞争力加强。据统计，采用Top-down设计方法的生产率可达到传统设计方法的2到4倍。
2.7 MAX+PLUS II介绍
本次设计选用的开发环境为美国ALTERA公司自行设计开发的EDA工具 MAX+PLUS II。它具有运行速度快，界面统一，功能集中，易学易用等特点。它的器件系列从最初的MAX系列到最新的FLEX10K系列，从500门到10万门提供了满足各种条件需要的一系列器件MAX+PLUS II结合各种系列器件的物理结构，提供
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