Cadence培训文档

3. 封装里面定义了电源和地的名字，但实际连接里又是另外一个NET名。这个一般不影响。

对于每一个warning、error、question，都有认真检查，是否对设计有影响。 对于error，可以在工程界面，选中DSN文件，Edit一Browse一DRC markers，可以在里面看到每一个error，双击某一个错误，就可以跳到相应错误的地方，再进行更正。

在DRC完成后，对元件进行重新编号，对跨页符增加跨页码，编辑每一页的Title Block。 1. 对元件进行重新编号：在工程界面，选中DSN文件，Tools一Annotate，也可以在

导航栏里找到Annotate的相应图标来启动检查。

选中Packaging，选择Update entire design来进行整个项目的排序。先选择Reset part reference to “?”，点击确定把所有元件号的排序去掉；再打开Annotate界面，这次选择Incremental reference update，点击确定就可以把所有的元件号从第一页到最后一页进行从低到高的排序，这样在后续整理BOM表或者焊接或者查找问题时，会有一些方便。

2. 对跨页符增加跨页码：同样打开Annotate界面，选择Add Intersheet References，点击确定后会有另一个界面，选择Offset Relative to Port Name，选择 X offset为20，再点击

OK即可生成跨页码。

这样可以知道这个NET是跨到了哪些页面。 3. 编辑Title Block：对每一页右下角的title block加上详细说明，常用的是修改Title，Document Number，Rev。

2.2.8 生成网表

设计项目在DRC检查完成没有问题后，即可以生成画PCB所需要的网表。 选中DSN文件，Tools一Create netlist，也可以在导航栏里找到netlsit的相应图标来启动生成网表。

在Create Netlist界面里，选中PCB Editor，保持默认设置，点击OK后，会有工程路径下面生成一个allegro的文件夹，里面会有所需要的netlist文件。 还有其它网表可以生成，用于仿真或EDA，可以找相应的书籍查看。

2.2.9 常见问题解释