现代电子技术综合实验
（数字秒表）
实验报告
学号
时间2013年4月25日
中文摘要
摘 要:随着电子信息产业的不断发展，基于FPGA的应用技术发展迅速，在某些领域FPGA正逐步代替dsp、arm、单片机等微处理器。本文设计一个基于FPGA技术的数字秒表。首先，我们把晶振产生的50MHZ时钟信号送入FPGA芯片，经FPGA分频模块处理产生1KHZ时钟信号。秒表的功能模块由VHDL语言编写，在Xilinx的ISE环境下调试，并在Modelsim上完成仿真，在最后把产生的信号送入LED显示电路里进行显示。本文从电子秒表的具体设计触发，详细阐述了基于FPGA的数字秒表的设计方案，设计了各模块的代码，并对硬件电路进行了仿真。 关键词：FPGA，VHDL，电子秒表
目 录
第一章 引言....................................................... 4 第二章 基于FPGA的VHDL设计流程................................... 4 2.1 概述 ........................................................ 4 2.2 VHDL语言介绍 ................................................ 5 2.2.1 VHDL的特点.............................................. 5 2.2.2 基于VHDL的自顶向下设计方法 ............................. 6 2.3 FPGA开发介绍 ................................................ 7 2.3.1 FPGA简介................................................ 7 2.3.2 FPGA设计流程............................................ 8 2.3.3 Spartan-II芯片简介...................................... 9 第三章 数字秒表的设计与实现...................................... 15 3.1 项目任务与设计思路 ......................................... 15 3.2基于VHDL方法的设计方案 ..................................... 15 3.3系统电路设计 ................................................ 16 3.4系统单元模块设计
3.4.1 分频器 ................................................. 17 3.4.2 计数器 ................................................. 18 3.4.3 扫描控制显示电路 ....................................... 24 3.4.4 按键消陡模块 ........................................... 30 3.4.5 控制电路模块 ........................................... 31 3.4.6 锁存器模块 ............................................. 33 3.4.7 电子秒表顶层连接模块....................................34 3.5 系统硬件实现与调试.............................................37 3.6结束语 ........................................................38 致 .............................................................. 38
第一章 引言
随着电子信息产业的发展，数字系统的规模越来越大，更多采用自顶而下的模块化设计方法，这就要求技术人员对于基本的模块有着深入的理解。随着FPGA技术的发展和成熟，用FPGA来做为一个电路系统的控制电路逐渐显示出其无与伦比的优越性。因此本文采用FPGA来做为电路的控制系统，采用模块化的设计方法设计一个能显示从00-00-00到59-59-99，并且具备秒表所有功能的小型数字系统。
第二章 基于FPGA的VHDL设计流程
2.1 概述
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即二十世纪八十年代兴起的电子设计自动化技术，英文为Electronic Design Auto，缩写为EDA。在EDA设计工具中，用的最广泛的是VHDL和VERILOG，当然还有其它的。比较VHDL和VERILOG，在顶层设计方面VHDL优于VERILOG，在门级电路设计方面VERILOG优于VHDL。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。本次的频率计设计主要是顶层设计，目的是设计6位十进制频率计，学习常用的数字系统设计方法。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、
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