19、用16K x 8位的DRAM芯片构成64K x 32位存储器，要求：
（1）画出该存储器的组成逻辑框图。
（2）设存储器读/写周期为0.5 μs，CPU在1μs内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
正确答案： 解：
(1) 用16K×8位的DRAM芯片构成64K×32位存储器，需要用16个芯片，其中每4片为一组构成16K×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0～D7、D8～D15、D16～D23和D24～D31，其余同名引脚互连)，需要低14位地址(A0～A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0～A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。
(2) 设刷新周期为2ms，并设16K×8位的DRAM结构是128×128×8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)：若采用集中式刷新，则每2ms中的最后128×0.5μs=64μs为集中刷新时间，不能进行正常读写，即存在64μs的死时间；若采用分散式刷新，则每1μs只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的。比较适合采用异步式刷新。
采用异步刷新方式，则两次刷新操作的最大时间间隔为15.625μs，可取15.5μs；对全部存储单元刷新一遍所需的实际刷新时间为：15.5μs×128=1.984ms；采用这种方式，每15.5μs中有0.5μs用于刷新，其余的时间用于访存(大部分时间中1μs可以访问两次内存)。 我的答案：
解: (1) 用16K×8位的DRAM芯片构成64K×32位存储器，需要用(164K×32)/(16K×8)=4×4=16个芯片每4片为一组构成16K×32位.进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D7、D8~D15、D16~D23和D24~D31，其余同名引脚互连)，需要低14位地址(A0~A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0?A6
引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下
2) 设刷新周期为2ms，并设16K×8位的DRAM结构是128×128×8存储阵列，则对所有全部刷新一遍需要128次(每次刷新一行，共128行)
若采用集中式刷新，则每2ms中的最后128×0.5s=64μs为集中刷新时间，不能进行正常读写，即存在64s的死时间
若采用分散式刷新，则每1s只能访问一次主存，而题目要求CPU在1μS内至少要访问次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的 比较适合采用异步式新：
采用异步刷新方式，则两次刷新操作的最大时间间隔为
2ms/128=15.625μS，可取15.5s；
对全部存储单元刷新一遍所需的实际刷新时间为：15.5μS×128=1.984ms；采用这种方式，每15.5s中有0.5s用于刷新，其余的时间用于访存(大部分时间中1s可以访问两次内存)。
批语
回答基本正确
20、某机器中，已知配有一个地址空间为0000H—1FFFH（16进制）字长16位的ROM区域。现在再用RAM芯片（8K×8位）形成16K×16位的RAM区域，起始地址为2000H。假设RAM芯片有CS(非）和WE(非)信号控制端。CPU地址总线为
～,数据总线为
～,控制信号为
R/W(非)，MREQ(非)（当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的）。要求： （1）画出地址译码方案 （2）将ROM和RAM同CPU连接。
正确答案： 我的答案：
批语
回答基本正确
21、用512K×16位的Flash存储器芯片组成一个2M×32的半导体只读存储器，试问： （1）数据寄存器多少位？ （2）地址寄存器多少位？
（3）共需要多少个这样的存储器件？ （4）画出此存储器的组成框图。
正确答案：
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