FPGA建立时间与保持时间

如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。

如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时

间越长），那么为了保证正确性就需要更大的setup time。所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。

2、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？ 和setup time的情况不一样，因为Clock到达时刻并不等同于latch的传输

门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。

如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。