EDA多功能数字时钟设计实验报告 (2)

高策 050422024

四、各模块设计（含软件仿真和部分硬件调试）

在此，将以模块为单位，对于各个功能模块进行详细说明，并给出详细电路图和仿真波形结果。

多功能数字时钟设计实验报告

1、 分频器模块

由于实验台仅提供48MHZ频率，所以，需要通过分频器电路分出所需频率的信号，对于时钟来说，最基本的是1HZ信号，通过一个48分频的分频器和一个1M分频的分频器级联构成，具体电路如下：

NAND4OUTPUT1HZ2HZinst14OUTPUTOUTPUT4HZ8HZ16HZ32HZ256HZ512HZ1KHZ74160LDNABCDENTENPCLRNINPUTVCC74160LDNABCDENTENPCLRN48MOUTPUTOUTPUTOUTPUTVCCQAQBQCQDRCOQAQBQCQDRCOOUTPUTcl2OUTPUTOUTPUTOUTPUTOUTPUT4KHZ8KHZ48M48MCLKinst12CLKinst5COUNTERCOUNTERGNDNOTinst1374161LDNABCDENTENPCLRNcl274161LDNABCDENTENPCLRNcl274161LDNABCDENTENPCLRN2KHZ1KHZ512HZ256HZ74161LDNABCDENTENPCLRNcl274161LDNABCDENTENPCLRNcl28HZ4HZ2HZ1HZVCCVCCQAQBQCQDRCOQAQBQCQDRCO8KHZ4KHZQAQBQCQDRCOQAQBQCQDRCO32HZ16HZQAQBQCQDRCOCLKCOUNTERinstCLKCOUNTERinst1cl2CLKCOUNTERinst2CLKCOUNTERinst3inst4CLKCOUNTERGNDGNDGNDGNDGND

由上图可以看出，通过两片74160构成模48计数器，实现48分频作用，通过5片7416构成2的20次方，近似认为1M分频器，实现1M分频，产生最小为1HZ的各种所需频率信号：1HZ/2HZ/4HZ/8HZ/16HZ/32HZ/256HZ/512HZ/1KHZ/2KHZ/4KHZ

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分频器波形模拟如下图：

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二、计时模块：

数字钟最基本的功能就是计时，所以计时模块也就成为了本次设计中最基本的模块之一，通过两个模60计数器和一个模24计数器三者级联构成的计时模块能够对时、分、秒进行计时，实现计时功能，电路图如下：

VCCJIAOSHI1KHZDFF2HZPRNQ7400Dinst164VCC7400CLRNinst105JIAOFEN1KHZDFFNOT7400inst166inst1232HZ7400inst124DPRNQinst657400CLRNinst28NOT7400inst67inst41inst52SHIJINNAND4NAND4NAND3inst53inst54inst55VCC秒计时器VCC分计时器VCC时计时器74160LDNABCDENTENPCLRNCLKinst37mg0mg1mg2mg374160LDNABCDENTENPCLRNCLKinst43fg0fg1fg2fg374160LDNABCDENTENPCLRNCLKinst44sg0sg1sg2sg3QAQBQCQDRCOQAQBQCQDRCOQAQBQCQDRCOCOUNTERCOUNTERCOUNTER74160LDNABCDENTENPCLRN1HZms0ms1ms2ms374160LDNABCDENTENPCLRNCLKinst45fs0fs1fs2fs374160LDNABCDENTENPCLRNCLKinst46ss0ss1ss2ss3QAQBQCQDRCOQAQBQCQDRCOQAQBQCQDRCOCLKinst38COUNTERCOUNTERCOUNTERGNDGNDGNDNAND3inst29VCCVCC74160LDNABCDENTENPCLRNCLKR0R1R2R3NOTNAOLINGKAIGUANinstMIAOBIAOKAIGUANNOTAND3DFF2HZPRNQ7400QAQBQCQDRCOinst1JIAOZHOUinst22HZDinst1937400CLRNinst33NOT7400inst194inst183GNDCOUNTERinst191inst192SHIJIN

由上图可以看出，由于实验电路有能够对分、时进行校正的要求，所以，在秒位向分位进位的中间和分位向时位进位的中间加入了校正电路，当校正开关关闭时，正常进位，当校正开

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关打开时，将通过校正电路给一个2HZ的校正信号，使得分位或时位以2HZ的频率快速较分，为了实现防颤功能，加入了D触发器，用1000HZ作为房颤信号，使得电路能够消颤。在试验中，有一种最普遍的防颤方法，就是进位信号接在使能端，而时钟端通一接1HZ，这样的话是不会发生颤抖的，但是较正时也只能以1HZ的频率校正，不能达到快速较分，一次我采用了上述电路，借鉴了上学期电子电路综合实验的电路设计，实现消颤。

上图位计时模块波形仿真图形。

上图为当校正信号产生时，计时模块开始较分、较时。由上图可以看出，校正存在一定的时间延迟，这是因为门电路时间延迟的原因，但实际操作中，基本可以忽略不计。

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三、闹铃模块：

具体电路如下图：

VCCVCCNAND4inst674160LDNABCDENTENPCLRNCLK2HZNAOLINGKAIGUANinst202HZNAOLINGKAIGUANNAOLINGJIAOFENNAOLINGJIAOSHIINPUTVCCINPUTVCCINPUTVCCINPUTVCCAND2AND2NAOLINGJIAOFEN74160fg00fg11fg22fg33QAQBQCQDRCOLDNABCDENTENPCLRNCLKinst3QAQBQCQDRCOfs00fs11fs22fs33inst2COUNTERCOUNTERinst23NAND3inst3074160fg[3..0]fs[3..0]INPUTVCCINPUTVCCINPUTVCCINPUTVCC74160sg00sg11sg22sg33sg[3..0]ss[3..0]LDNABCDENTENPCLRNCLKQAQBQCQDRCOLDNABCDENTENPCLRNCLKinst5QAQBQCQDRCOss00ss11ss22ss332HZNAOLINGKAIGUANAND2AND2NAOLINGJIAOSHIinst4COUNTERCOUNTERinst26VCCinst27GNDVCCGNDfg0fg00fg1fg11fg2fg22fg3fg337485A0B0A1B1ALBOA2AEBOB2AGBOA3B3ALBIAEBIAGBIinst11COMPARATORfs0fs00fs1fs11fs2fs22fs3fs337485A0B0A1B1ALBOA2AEBOB2AGBOA3B3ALBIAEBIAGBIinst13COMPARATORAND4OUTPUTOUTPUTOUTPUTOUTPUTfg00fg11fg22fg33OUTPUTOUTPUTOUTPUTfs00fs11fs22fs33NAOLINGXINHAOOUTPUTOUTPUTsg00sg11sg22sg33inst40OUTPUTOUTPUTsg0sg00sg1sg11sg2sg22sg3sg337485A0B0A1B1ALBOA2AEBOB2AGBOA3B3ALBIAEBIAGBIinst12COMPARATORGNDss0ss00ss1ss11ss2ss22ss3ss337485A0B0A1B1ALBOA2AEBOB2AGBOA3B3ALBIAEBIAGBIinst14COMPARATOROUTPUTOUTPUTOUTPUTOUTPUTOUTPUTss00ss11ss22ss33OUTPUTNAOLINGXINHAOGND

实验要求数字钟应该具有闹铃功能，具有独立的闹铃设定界面，并且能够设定任意时间，

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