芯片技术科普：什么是芯片,什么是芯片研发

芯片技术科普：什么是芯片，什么是芯片研发

什么是芯片

集成电路，英文为Integrated Circuit，缩写为IC；顾名思义，就是把一定数量的常用电子元件，如电阻、电容、晶体管等，以及这些元件之间的连线，通过半导体工艺集成在一起的具有特定功能的电路。

芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。

“芯片”和“集成电路”这两个词经常混着使用，比如在平常讨论话题中，集成电路设计和芯片设计说的是一个意思，芯片行业、集成电路行业、IC行业往往也是一个意思。实际上，这两个词有联系，也有区别。集成电路实体往往要以芯片的形式存在，因为狭义的集成电路，是强调电路本身，比如简单到只有五个元件连接在一起形成的相移振荡器，当它还在图纸上呈现的时候，我们也可以叫它集成电路，当我们要拿这个小集成电路来应用的时候，那它必须以独立的一块实物，或者嵌入到更大的集成电路中，依托芯片来发挥他的作用；集成电路更着重电路的设计和布局布线，芯片更强调电路的集成、生产和封装。而广义的集成电路，当涉及到行业（区别于其他行业）时，也可以包含芯片相关的各种含义。

芯片也有它独特的地方，广义上，只要是使用微细加工手段制造出来的半导体片子，都可以叫做芯片，里面并不一定有电路。比如半导体光源芯片；比如机械芯片，如MEMS陀螺仪；或者生物芯片如DNA芯片。在通讯与信息技术中，当把范围局限到硅集成电路时，芯片和集成电路的交集就是在“硅晶片上的电路”上。芯片组，则是一系列相互关联的芯片组合，它们相互依赖，组合在一起能发挥更大的作用，比如计算机里面的处理器和南北桥芯片组，手机里面的射频、基带和电源管理芯片组。

什么是芯片研发

芯片研发分为芯片设计和芯片生产两个步骤。 一、芯片设计

前端设计 （也称逻辑设计）

1. 规格制定

芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2. 详细设计

Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。

3. HDL编码

使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

4. 仿真验证

仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。 仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog。

5. 逻辑综合――Design Compiler

仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。 逻辑综合工具Synopsys的Design Compiler。

综合就是将RTL级verilog代码用Design Compiler 工具 转换/映射成用基础门级单元表示的电路的过程。 Design Compiler软件就是做翻译的工作——将代码翻译成实际电路，但又不仅仅是翻译这么简单，它涉及到电路的优化与时序约束，使之符合我们做制定的性能要求。

综合的一般流程：

（1）预综合过程；

（2）施加设计约束过程；

（3）设计综合过程；

（4）后综合过程。 6. STA

Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间

（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。 STA工具有Synopsys的Prime Time。

7. 形式验证

这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。 形式验证工具有Synopsys的Formality。

前端设计的结果就是得到了芯片的门级网表电路

后端设计 （也称物理设计） 1. DFT

Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。

DFT工具Synopsys的DFT Compiler

2. 布局规划(FloorPlan)

布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。

工具为Synopsys的Astro 3. CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

CTS工具，Synopsys的Physical Compiler

4. 布线(Place & Route)

这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。 工具Synopsys的Astro

5. 寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。 工具Synopsys的Star-RCXT

6. 版图物理验证

对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；