FPGA - ASIC-基于FPGA的通用分频器设计

基于FPGA的通用分频器设计

周子昂,王福源，魏军辉

（郑州大学 信息工程学院，河南 郑州 450052）

摘 要:本文介绍了一种能够完成半整数和各种占空比的奇/偶数和的通用的分频器设计，并给

出了本设计在Altera公司的FLEX10K系列EPF10K10LC84-3型FPGA芯片中实现后的测试数据和设计

硬件的测试结果，结果表明了设计的正确性和可行性。由于设计采用VHDL硬件描述语言实现，

用户可以自行裁减和设置分频器的功能，所以有很广泛的应用价值。 关键词: 通用分频器; 占空比; 半整数;

中图分类号：TN772 文献标识码：A

Design of universal frequency divider based on FPGA

ZHOU zi ang, WANG fu yuan，WEI jun hui

(College of information, Zhengzhou University, Zhengzhou, Henan, 450052)

Abstract: This paper presents an algorithm for designing a universal frequency divider which can realize different duty cycle either odd and even divider number. Experiments and hardware test on

Altera PF10K10LC84-3 chip of FLEX10K series are given to show that the design is successful. Depending on the VHDL realization of this algorithm the design is of design flexibility and widely applications.

Keywords: universal frequency divide; half duty cycle; half integer;

1． 概述

分频器是数字系统设计的基本电路。在数字系统的设计中，设计人员会遇到各种形式的分 频需求，如偶数分频、奇数分频、半整数分频等。在某些设计中，系统不仅对频率有要求，而

且对占空比也有严格的要求，如在锁相环电路中，要求输入时钟的占空比为50％。目前分频器

设计，大都是由计数器或计数器的级联构成，这种结构的分频器只能实现整数分频，或者是仅

实现半整数分频和奇数分频[1,2,5]

，另外是专用的只能实现小数分频的分频器[4] 。而能实现整数和

半整数的分频器中，通常电路复杂，在FPGA实现中占用芯片资源较多，而且不能实现任意的占

空比[3,6,7]

。某些设计使用了专用集成分频器芯片导致成本较高[8] 。因此，在实际应用中，需要一

种有效的能实现半整数、各种占空比的奇数和各种占空比的偶数的通用分频器。

本文设计了一种带有控制模块、带预置的模N计数器模块和占空比调整模块的三模块电路， 实现了半整数、可调占空比的奇数/偶数的通用分频器，本文给出了这种设计在Altra公司的 FLEX10K系列EPF10K10LC84-3芯片上的实现结果，并且给出了所设计的硬件的测试结果，实验表

明本设计可以完成所需的各种功能。 2． 通用分频器的电路构成

通用分频器在半整数分频器的原理上设计了控制模块以实现半整数、奇数和偶数分频；设 置了占空比调整模块以实现占空比相等的奇数和偶数分频。 电路组成如图1所示， 包括三个部分：

控制模块、带预置的模N计数器模块和占空比调整模块。 控制模块用来控制产生偶数分频和半整数、奇数分频，f为时钟频率。在分频系数为偶数时， 控制模块直接输出时钟频率（f0=f）；在分频系数为半整数和奇数时，控制模块和占空比调整

模块一起实现脉冲扣除电路的功能，控制模块实现输出频率f1和时钟频率f的异或功能，输出调

整后的频率（f0=f xor f1）。带预置的模N计数器模块是电路的主要部分，用来实现分频系数为

奇、偶数的分频（输出为f1和f2）和任意分频系数为（N-0.5）的半整数分频功能（输出为f2）。

占空比调整模块用来调整输出脉冲f2的占空比，使f2的占空比相等。通过改变带预置的模N计数

器的初值N，就可以得到分频系数为任意奇、偶和半整数的分频。

图1 通用分频器的电路组成 3． 基于FPGA的通用分频器的实现

利用VHDL语言形成的基于FPGA的通用分频器有很大的通用性，可以方便地在不同的 FPGA芯片间移植。本文利用Altera公司的 MAX+plusⅡ10.2为设计工具，在FLEX10K系列 EPF10K10LC84-3型FPGA芯片上实现为例作为实现的例子。首先利用VHDL硬件描述语言对各个

模块进行设计、综合和仿真，然后将各电路模块连接到一起，成为完整的电路。图2为各模块连

接后的通用分频器的电原理图。其中输入端口为control和f,输出端口为Qdeng ,Qban。当control

为低电平时可由输出端口Qdeng得到占空比相等的分频系数为任意整数的奇、偶分频，由输出

端口Qban得到任意占空比的分频系数为任意整数的奇、偶数分频；当control为高电平1

时可由输

出端口Qdeng得到占空比相等的分频系数为任意整数的奇数分频，由输出端口Qban得到任意占

空比的分频系数为任意半整数的分频。

图2 通用分频器的电路原理图

3.1 电路的仿真

图3是在EPF10K10LC84-3型FPGA芯片上实现的通用分频器的仿真波形，其中带预置的模N计

数器模块的初值设为6。如图3表示的是通过控制端口control为高电平来实现的分频系数5.5的半

整数分频和分频系数为11的等占空比的奇数分频的仿真波形。

图3 实现分频系数为5.5的半整数和分频系数为11的奇数分频的仿真波形

由图3中Qban与Qdeng 的仿真波形可以看出：Qban会在f每隔5.5个周期处产生一个上升沿,

从而实现分频系数为5.5的半整数分频器。 Qdeng会在f每隔11个周期处产生一个上升沿,从而实现

分频系数为11的等占空比的奇数分频器.

图4是通过控制端口control为低电平来实现的分频系数为6的等占空比的偶数分频和分频系

数为12的等占空比的偶数分频的仿真波形。

图4 实现分频系数为6的偶数分频的仿真波形

由图4中Qban与Qdeng 的仿真波形可以看出：Qban会在f每隔6个周期处产生一个上升沿,从

而实现分频系数为6的等占空比的偶数分频器。Qdeng会在f每隔12个周期处产生一个上升沿,从

而实现分频系数为12的等占空比的偶数分频器.

表1列出了采用EPF10K10LC84-3为目标芯片，采用Tektronic TDS2012示波器对带预置的模N

计数器模块的初值设为6时的通用分频器的硬件测试数据。

表1 基于FPGA的通用分频器的测试结果

3.2 基于FPGA的通用分频器的资源利用

本设计选用EPF10K10LC84-3型FPGA芯片实现，经综合适配后的适配报告可以看出，图2所示

的电路只占用了576个逻辑单元中的5个，和53个I/O引脚中的2个。可以看出，本通用分频器占

用FPGA芯片的资源很小， 因此一般情况下， 可以忽略本设计所造成的资源占用， 在FPGA/CPLD

的系统设计中使用本设计作为分频器来获得所需的时钟频率。 4． 通用分频器的应用

由以上的例子可以看出，只需要对带预置的模N计数器的初值N进行设定，以及对控制端口

Control f（MHz） Qban（MHz） Qdeng （MHz） 0 50 8.332 4.166 1 50 9.090 4.544

control的电平高低进行设定， 我们就可以利用这个基于FPGA的通用分频器得到我们所需

要的频 率。

4.1 等占空比的奇数分频器

如果需要得到分频系数为M的等占空比的奇数分频， 那么只需将带预置的模N计数器的初值

N设定为（1）式所得到的值，然后根据N的值调整带预置的模N计数器模块的程序中位宽就可

以在输出端口Qdeng得到所需的分频系数为M的等占空比的奇数分频： N=(M+1)/2 （1）

4.2 任意占空比的奇、偶数分频器

如果需要得到分频系数为M的任意占空比的奇、偶数分频，那么只需将带预置的模N计数器

的初值N设定为（2）式所得到的值，然后根据N的值调整带预置的模N计数器模块的程序中的

位宽就可以在输出端口Qban得到所需的分频系数为M的任意占空比的奇、偶数分频： N=M （2） 4.3 等占空比的偶数分频器

如果需要得到分频系数为M的等占空比的偶数分频， 那么只需将带预置的模N计数器的初值

N设定为（3）式所得到的值，然后根据N的值调整带预置的模N计数器模块的程序中的位宽就

可以在输出端口Qdeng得到所需的分频系数为M的等占空比的偶数分频： N=M/2 （3） 4.4 半整数分频器

如果需要得到分频系数为M-0.5半整数数分频，那么只需将带预置的模N计数器的初值N设

定为（4）式所得到的值，然后根据N的值调整带预置的模N计数器模块的程序中的位宽就可以

在输出端口Qban得到所需的分频系数为M-0.5的半整数分频： N=M （4） 5． 总结

本文介绍的通用分频器在FPGA实现的例子中可以看出，它只占用目标芯片很小的资源，能 方便的实现分频系数为任意整数和半整数且占空比为任意的分频器功能，分频器的片内实现使

基于FPGA的片上系统（SoC）设计无需外接专用的分频电路，加大了系统的集成度并降低了成

本。本设计有很大的通用性，可以方便的在不同的FPGA芯片间移植，仿真和硬件测试结果表明

本设计具有正确性和可行性。

本文创新点：利用VHDL硬件描述语言设计了一种基于FPGA的能实现半整数分频器和各种 占空比的奇数、偶数分频器的通用分频器，同时本方法有很大的通用性，可以方便的在不同的

FPGA芯片间移植。预计经济效益可达20万元。

参考文献

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[6]王世元，谢开明，石亚伟等.一种新的可控分频器的FPGA实现[J].西南大学学报，2007；29： 89-93.

[7]许永贤.基于CPLD的任意整数半整数分频器设计[J].电子工程师，2006；32：27-28.

[8]欧雨华,严利民.高速CMOS可编程分频器的研究与设计[J].微计算机信息, 2007,23:257-259

作者简介：

周子昂，男，1981—郑州大学硕士研究生，研究方向：电路与系统

Biography: Zhou Ziang, Male, 1981-,graduate student , research direction: circuit and system

王福源，男，1946—郑州大学教授，研究方向：电路与系统

Wang , Fuyuan Male, Professor ,research direction: information and communication system (450052 河南省郑州市大学路郑州大学南校区信息工程学院) 周子昂 王福源 魏军辉

已审阅，同意发表。王福源。

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