实验1 基本组合电路设计

实验1 应用QuartusII完成基本组合电路设计

一、实验名称

Mux21二选一组合逻辑电路的设计 二、实验任务及目的

1.基本实验任务

熟悉QuartusⅡ的Verilog/VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 2.扩展实验任务

对Verilog/VHDL不同描述方式的2选1多路选择器进行硬件实验，比较它们的特性。通过例化实现双2选1的设计。 3.实验目的

利用QuartusⅡ完2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出设计的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。

三、实验参考程序

将此多路选择器看成是一个元件mux21a，利用元件例化语句描述，并将此文件放在同一目录中。以下是部分参考程序：

【1-1】元件例化语句描述的mux21a程序

ENTITY mux21a IS

PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS BEGIN

PROCESS (a,b,s)

BEGIN

IF s = '0' THEN y <= a ; ELSE y <= b ;

END IF; END PROCESS;

END ARCHITECTURE one ; m...

COMPONENT MUX21A

PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； ...

u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);

END ARCHITECTURE BHV ;

【1-2】行为描述方式设计mux21a程序

ENTITY mux21a IS

PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS BEGIN

PROCESS (a,b,s)

BEGIN

IF s = '0' THEN y <= a ; ELSE y <= b ;

1

END IF; END PROCESS;

END ARCHITECTURE one ;

四、实验环境

以对模块化实验开发系统KX_DN为硬件实验环境系统，KX-DN5核心板上FPAG是CyCloneIII3C10，其他扩展模块根据使用需求可任意配置。 3.仿真软件

使用QuartusII9.0版进行编译和仿真。

五、实验方案与步骤简述

利用QuartusⅡ完成2选1多路选择器的编译、综合、仿真，仿真波形符合要求后，在硬件可编程器件上进行下载编程。验证电路设计的正确性。

六、实验数据 1.基本实验内容

（1）利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图1-1所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。将此多路选择器看成是一个元件mux41a，利用元件例化语句描述，并将此文件放在同一目录中。

1-1 mux21a功能时序波形

（2）将此多路选择器看成是一个元件mux21a，利用元件例化语句描述，并将此文件放在同一目录中，实现如图2-1的双2选1设计。

图1-2双2选1多路选择器

（3）引脚锁定以及硬件下载测试。对于引脚锁定以及硬件下载测试，a、b、c和d分别接来自不同的时钟或键；输出信号接蜂鸣器（5E+板的引脚标于板上）。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使蜂鸣器输出不同音调）。

2.扩展实验内容

(1)根据本实验的思想设计1位全加器。用QuartusⅡ给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。

2

（2）建立一个更高层次的原理图或文本设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

七、实验数据分析

1、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

2、以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。

八、总结本次实验情况，写出心得体会，包括实验中遇到的问题、处理的方法

和结果。

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