EDA技巧 (4)

③ 时钟链路也由全局时钟变为全局时钟和区域全局时钟；

④ . . . . . .

所有的这些变化都是通过大量的用户反馈信息作出的慎重改进, 使的Stratix器件更加适合用户的设计需求

62． 能否提供7128的下载波形、DSP与PLD的典型下载电路？

答：7128的下载波形与PLD的典型下载电路在Altera应用文档AN95里有详细的说明.

63． \ You never need to reply on gate delay if your

design is fully synchronous. \如果设计是完全同步的, 意思是就可以不用依靠门延时. 但在设计时, 在对和数据一同进来的控制信号进行处理后所产生的输出控制信号会滞后数据数个时钟周期, 这时就不得不对数据进行门延时, 已达到同步. 现在看来, 这是不合适的. 但是, 要用什么办法来处理这个问题而不应用门延时呢？

答：In a \ you only have 3 kinds of paths（在完全同步设计中, 只有三种途径：）

① From I/O to synchronous element. （从I/O到同步元素） ② From synchronous element to synchronous element. （从同步元素到同步元素）. ③ From synchronous element to I/O. （从同步元素到I/O）

A fully synchronous design will work as long as the delays of all these paths do not exceed the clock period. So you never need to introduce any delay. If you derive any control signal from the input signals, that control signal only goes to the 'D' or 'EN' pin of a FF, but not the 'CLK' pin. So there is no need to introduce any delay to your data. Simply speaking, you only need to design the \path but not the \path in a fully synchrous design.

On the other hand, you can remove clock delay with the DLL in Xilinx SpartanII/Virtex devices or the DCM in VirtexII devices. （完全同步设计将工作到所有这些路径的延迟不超过时钟期间. 因此从不需要传入任何延迟. 如果从输入信号中得到任何控制信号, 则该控制信号只能传递至FF的D或EN引脚, 而不是CLK引脚. 因此, 不需要将任何延迟传入数据. 简单讲, 在完全同步设计中, 只需设计“数据”路径, 而不是“时钟”路径. ） 64． ISE4. 2I可对某些特殊管脚设置内部上拉, 那么外部是不是就可以不必再加上拉电

阻了？另外, 配置过程中, 所有的用户I/O是否均为三态？ VIRTEX2的HSWAP_EN应接何电平？为什么？

答：Whether you need to add external pullup resistors depends on your board design. Usually external pullup resistors are required under the following conditions（（参考译文：是否需要添加外部上拉电阻取决于电路板设计. 通常在以下条件下需要外部上拉电阻：）

- You need precise pullup values. The pullup built into the IOB is not specified to a precise resistive value since it values from batch to batch. （需要精确的上拉值. 因为it values from batch to batch, 所以然内置入IOB的上拉未指定精确电阻值. ）

- You need strong pull-up strength. The IOB pullup is relatively weak - in the order of several tens of KOhms. （需要强大的上拉动力. IOB上拉相对较弱, 只有数十千欧）

If you only want to prevent the board signal from floating, external pullup is usually not required.

You need to refer to the datasheet of the corresponding FPGA series to determine the state of the

I/O during configuration. As an example, I/O pins of Virtex-E and Spartan-IIE behave as tri-state beore configuration. The HSWAP_EN pin on Xilinx Virtex-II is for enabling/disabling pullups on the user I/O pins during configuration. By default, HSWAP_EN is tied high (internal pullup resistor) which turn off pullup resistors on user I/O during configuration. （如果只想阻止板信号浮动, 通常不需要外部上拉. 需要参考相应的FPGA系列的参数表, 以确定配置过程中I/O的状态. 例如, Virtex-E和Spartan-IIE的I/O引脚在配置以前是三态的. 配置过程中, Xilinx Virtex-II 上的HSWAP_EN引脚用于启用/禁用用户I/O引脚上的上拉. 缺省情况下, HSWAP_EN系有较高内部上拉电阻, 用于在配置期间关闭用户I/O上的上拉电阻）.

65． 自顶向下的设计过程是什么样的一种过程？我的理解是在设计开始时, 利用vhdl

或verilog中的延迟描述语言在功能和波形上进行仿真描述, 而后进行rtl设计. . . . 是否是这样的一个过程？

答：By top down design we usually mean you partition the top level design into a number of modules first, without going into details of each of those modules. Then you start to design each module, which may involves defining more underlying submodules. The process stops when you have designed all the underlying submodules. The basic idea is to build a hierarchy which starts with less details on the top and more details as you go down the hierarchy. （参考译文：我们所谓的自顶向下设计通常是指：先将顶级设计划分为多个模块, 而不涉及这些模块的细节. 然后开始设计每个模块, 可能包括定义更多底层子模块. 当设计完成所有底层子模块后, 这个过程即完成. 基本思路是建立一个层次结构, 从顶部粗略划分开始, 越向下层越详细. ）

66． HSWAP_EN推荐接高还是低, 为什么？

答：There is no definite answer to this - it depends on whether you want the user I/Os to have pull up resistors during configurations. Therefore it is design dependent. （参考译文：没有定论. 高还是低取决于配置过程中是否要使用者I/O具有上拉电阻. 因此因设计而定. ）

67． 用ISE做过很多的设计, 但是ISE中的help对设计说的比较详细, 但是对Navigator

的功能的说明不是很好. ISE中有一个Library_view. 当你把work库中的设计move到VHDL或VERILOG中, 这时就会在library_view的窗口中看到. 但是什么用也没有呀. VHDL里用library ****; use *** 不行. veriloghdl里用`include也不行. 还不如直接在work中的一个package. 什么时候用到library_view中的功能？

答：The proper method to create and use library within ISE is （正确的方法是创建并使用ISE中的库, 过程如下：）

① Click Project->New Source and select VHDL library. （单击Project->New Source

然后选择 VHDL 库）

② Enter a name for the new library and click Next, then Finish. The new library is

now visiable in the Library View tab. （为新的库输入名称, 然后单击Next-> Finish. 新的库即出现在Library View标签上. ）

③ In the library view tab, right click on the new library and then click Add Sources.

（在库查看标签中, 右键单击新库, 然后单击Add Sources）

④ Choose the sources you want to add to the library. （选择要添加到库的源） ⑤ You can then use this library in your source codes. For example （然后可以在源

代码中使用这个库. 例如：）

library MyLib;

use MyLib. MyPkg. all; . . . . .

Please refer to p. 5-14 to 5-17 of the ISE User Guide which is included in the ISE Documentation CD for more details. （详情请参阅ISE文档说明光盘中的ISE User Guide 5-14至5-17）

68． 利用器件的IBIS模型能否对器件的功能进行仿真？

答：IBIS models provide information about I/O driver and receiver characteristics without disclosing proprietary knowledge of the IC design (as unencrypted SPICE models do). You need to have an IBIS simulator in order to use the IBIS model. It is not for logic simulation like vhdl or verilog models do. （参考译文：IBIS模型提供有关I/O驱动器和接收器特征的信息, 而不会透露IC设计的所有权信息, 这和未加密的SPICE模型一样. 为了使用IBIS模型, 需要有一个IBIS模拟器. 像vhdl或verilog模型一样, 它不是适用于逻辑仿真. ）

69． 用modelsim后仿真时需要用到XILINX的库, 下载了XILINX网址提供的TCL文

件, 按照要求在AUTOEXEC. BAT中设置了SET MODELSIM=****, 重启了机器, 在MODELSIM下运行了TCL文件, 选项为VERILOG, simprim, 可是MODELSIM 还是报找不到库, 为什么？所用ISE版本为ISE4. 1I.

答：The tcl script is for compiling the Xilinx libraries with Modelsim. After you've compile the libraries, you need to vmap them when you simulate your design. For example, if the physical path to your compiled simprim library is d:/xilinx_sim_model/simprim, you need to map simprim to the full path by typing \simprim d:/xilinx_sim_model/simprim\at the Modelsim command prompt. Then you can simulate your design by the following command \（参考译文件：tcl脚本是为使用Modelsim编译Xilinx库的. 在编译完库之后, 仿真设计时需要vmap这些库. 例如, 如果指向已编译的simprim库的物理路径是d:/xilinx_sim_model/simprim, 则需要通过在Modelsim命令提示处输入\simprim d:/xilinx_sim_model/simprim\来将simprim映射到完整路径. 然后可以使用命令\-L simprim \仿真设计. ）

70． PIN HSWAP＿EN的作用是使能或关闭配置时I/O管脚上的上拉电阻, 这两种情

况具体有什么不同呢？PCB设计时HSWAP＿EN具体如何处理？

答：The Virtex-II HSWAP-EN pin has an internal pull-up by default to turn off the pull-up resistors at the I/O pins during configuration. You need to tie it low externally if you need to activate the pull-up at I/O pins during configuration. （参考译文：缺省情况下, Virtex-II HSWAP-EN管脚有一个内部上拉电阻, 以在配置期间关闭I/O管脚上的上拉电阻. 如果在配置过程中需要激活I/O管脚的上拉电阻, 需要将这个上拉电阻在表面上约束到较低. ）

71． PWRDWN＿B是power down pin, 可不可以不连接或上拉？

答：The PWRDWN_B pin was provided to set a Virtex-II device into a power-down mode: a low-power, inactive state. However, this feature is no longer supported in Virtex-II. To set it as inactive, the PWRDWN_B should be left at its default value, which is pulled up. (The PWRDWN_B does not require an external pull-up or pull-down. ). Please refer to Xilinx website for more details. （参考译文：PWRDWN_B管脚用于将Virtex-II器件设定为功率下降模式：低功率和不活动状态. 然而Virtex-II中已不再支持这种功能. 要在非活动状态下设

定它, PWRDWN_B应该保留缺省值, 即已上拉. PWRDWN_B不要求外部上拉或下拉. 详情讲参阅Xilinx网站）.

72． spartanII不能下载, 显示done不能拉高, done上上拉电阻已接, 是何原因？ 答： Here are my suggestions（有几点建议：）

-Check if the mode pin is selected correctly. （检查是否正确选择了方式管脚）.

- Check if you have selected the correct startup clock. If you are using serial mode, you need to use Cclk. If you are using jtag, you have to use Jtagclk. This can be done by right clicking on Generate Programming Files -> Properties, then go to the Startup option tab, and set the startup clock properly. （检查是否已经选择了正确的启动时钟. 如果正在使用串联方式, 则需要使用Cclk. 如果使用jtag, 则必须使用Jtagclk. 具体做法是右键单击Generate Programming Files -> Properties, 然后转至“启动”选项卡, 并正确设定启动时钟. ）

- If you are downloading from cable, the parallel port of you PC may be noisy. Change to another PC. （如果正从电缆下载, 则PC的并口可能会有吵杂声. 更换到另一台PC. ） - There may be noise or ringing on the Cclk signal. Try to insert a series termination of around 100 ohm, or a small capacitor to gnd, and see if it helps （Cclk信号上可能会有噪音或响铃. 试着在gnd引脚上插入一个约100欧的串联端接或者小电容, 看看是否有用. ）

73． 98年使用某器件设计了一个电路, 用了四年, 共发出几千个芯片, 一直未出现问题.

后来由于器件更新换代, 将该设计原封不动移植到同型号器件改进型上, 发现工作不稳定, 将近5％的芯片不能用. 厂家设计工程师告诉我们, 设计没有任何问题, 信号模拟全部通过. 原因是新型器件速度提高, 造成毛刺增加引起的. 这种说法有无理论根据？Altera公司器件是否也会有类似问题？（注：我们正在考虑将该设计移植到Altera相应器件上, 但担心问题仍在）. 答：这个问题与前面讨论的同步设计问题有延续性, 我们一直都推荐客户采用同步设计的办法, 而不是异步设计, 不要采用一些门阵列来确定延时, 而应当采用同步时钟来触发逻辑运行. 因为在异步设计中, 用门阵列得到的延时是与器件的性能有很大的相关性, 当采用的器件更新后, 速度提高后, 每个门阵列的延时参数都发生改变了, 所以整个设计的结果就会有可能与原来的不一样, 这对于任何PLD厂商来说都是一样的. 所以需要确定设计是否同步设计, 假如是同步设计那对器件的升级不会造成任何问题, 假如说不是同步设计, 更新器件时则要对不同的设计作出可能需要的相应修改. 74． TMS320F240需要哪些信号线与EPM7128连接, 实现4×4键盘、8位数码管显示？

设计PCB板时应该注意什么问题？EPM7128是5V供电吗？能否提供相应的典型电路？ 答：Altera器件的任何用户管脚都可以用于和TMS320F240相连；实现4×4键盘、8位数码管显示时要注意我们的管脚的典型驱动电流是20MA, 如果超出, 需要加驱动电路；PCB没有什么特别需要注意的地方；不同的型号有不同的供电电压. 75． AN95中TCK通过1K电阻接地, 而且TDO直接与目标芯片连接了. 但是Altera5V

下载电缆不是这样连接的, TCK、TDO、TMS、TDI都是通过上拉电阻接VCC. 通过ByteBlaster下载电缆应该怎么连接？

答：正确连接TMS、TDI通过上拉电阻接VCC；TCK通过电阻接地；TDO直接与目标芯片连接.

76． 基于maxplus2的仿真是不是就是所谓的后仿真？答：基于Max+PlusII的仿真有两

种：（1）功能仿真；（2）时序仿真（后仿真）.

77． 如何使用modelsim对maxplus2适配后的下载文件进行后仿真？ 答：在Max+PlusII中可以产生用于在modelsim仿真的文件.

78． VIRTEX2的DCI特性的使用问题： IO电平标准为LVTTL, 当该BANK的IO为

输出时, 可通过VRN、VRP接匹配参考电阻来匹配该BANK的输出信号, 而当IO为输入时呢, 是否应在与之相接的驱动端加匹配电阻？如果不加, VIRTEX2能自行调整阻抗匹配吗？

答：For LVTTL input, you should use the LVDCI input standard. LVDCI inputs do not require reference resistors on VRN and VRP pins. In fact there are no termination on these inputs. Therefore, termination at the driving end is recommended. Visit the Xilinx website for more details . （参考译文：对于LVTTL输入, 应该使用LVDCI输入标准. LVDCI输入不需要在VRN和VRP引脚上接参考电阻. 事实上这些输入上也没有端接. 因此建议使用驱动端上的端接. 详情请访问Xilinx网站）. 79． “Enable Pull-up Resistor\好像只对MAX7000B有效, 它对Flex6k, Flex10k,

Acex1k也有效吗？ 答：“Enable Pull-up Resistor\只对MAX7000和3000有效, 对Flex6k, Flex10k, Acex1k无效.

80． 有关ACEX1K的PCB注意事项有哪些？

答：关于PCB的注意事项可以参考Altera的应用文档AN75中关于电源模块部分, 该文档中有详细的描述.

81． 批量生产时, 是否要一个一个对ACEX1K的PCB的配置器件如EPC1进行下载？ 答：在批量生产时, 可以利用ALTERA或第三方提供的下载器进行下载, 不需要对每一块板子单独地下载, 只需将下载好的EPC直接插入板上即可.

82． 如何将FPGA设计转为ASIC设计？ 答：可以将FPGA设计转为ASIC设计, 世面上有很多这样的ASIC设计厂商. 但是转为ASIC需要很大的量很一大笔开模费用, 而现在的FPGA器件已经非常便宜了.

83． 在用MAX+plusII设计一个产品时发现仿真结果不正确, 一个三分频的电路却变成

4分频. 最后发现删除所有的cnf文件就行了. cnf文件有什么用?能否自行删除?

答：The MAX+PLUS II software creates . cnf files to reduce compile times. With the . cnf files, the compiler does not have to re-extract the design files every time the software recompiles a design.

The MAX+PLUS II Database Builder can determine if a given entity, with a given set of parameters and port usage, has already been extracted. If so, it saves time by just reading the . cnf file information from the disk.

If the . cnf files are deleted after each compile, the MAX+PLUS II software will call the extractors for every source file, which may cause an increase in the compile time.

The number of . cnf files generated depends on the design size and parameters. Once the .

搜索“diyifanwen.net”或“第一范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，第一范文网，提供最新教育文库EDA技巧 (4)全文阅读和word下载服务。