一位全加器HSPICE设计 - 图文 (2)

设计二·一位全加器的设计

一．原理（说明）

在计算机中2个二进制数之间的加减乘除算术运算都是由若干加法运算实现的.全加器是算术逻辑运算的重要组成部分,对其深入探索研究有重要的意义。一位全加器及其表达式在将2个多位二进制数相加时,除了最低位以外,每位都应该考虑来自低位的进位,即将2个对应位的加数和来自低位的进位3个数相加,实现这种运算电路即是全加器.设A是加数,B是被加数,CI是来自低位的进位,S是本位的和,CO是向高位的进位.根据二进制数加法运算规则和要实现的逻辑功能,得出一位全加器真值表,

全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加.表为全加器的真值表。

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 Cin 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 1 Sum 0 1 1 0 1 0 0 1 由真值表可得出逻辑函数式

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式中，Ai和Bi是两个相加的1为二进制数，Ci-1是由相邻低位送来的进位数，SI是本位的全加和，CI是向相邻高位送出的进位数。

一位全加器将A、B和进位输入Cin作为输入，计算得到和Sum以及最高位的进位输出Cout。每一位得到的和与进位输出都直接受其上一位的影响，其进位输出也会影响下一位。最终，整个全加器的和与输出都受进位输入Cin的影响。

二．设计过程

接下来用Cadence软件包，采用MOS管机构，对各个门电路进行设计，并最终整合成整个一位全加器。 2输入异或门的电路图

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3输入或门的电路图

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2输入与门的电路

最终形成的顶层电路图

三．运用Hspice进行仿真。

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接下来根据电路图，写出各个部分的Hspice的网表文件，并运用hipice的子电路思想，整合整个一位全加器电路的网表文件，并添加激励，产生最后结果并验证

一位全加器的Hspice网表文件。 ADDER703

.GLOBAL vdd!

.OPTIONS LIST NODE POST .OP

.TRAN 1N 8u

.subckt or3 a b c y

m0 net10 a 0 0 nch L=1U W=20U m1 y net10 0 0 nch L=1U W=20U m2 net10 c 0 0 nch L=1U W=20U m3 net10 b 0 0 nch L=1U W=20U

m4 net14 b net033 net033 pch L=1U W=20U m5 y net10 vdd! vdd! pch L=1U W=20U m6 net10 c net14 net14 pch L=1U W=20U m7 net033 a vdd! vdd! pch L=1U W=20U .MODEL NCH NMOS LEVEL=1 .MODEL PCH PMOS LEVEL=1 .ends or3

.subckt and2 a b y

m0 y net10 0 0 nch L=1U W=20U

m1 net10 a net3 net3 nch L=1U W=20U m2 net3 b 0 0 nch L=1U W=20U

m3 y net10 vdd! vdd! pch L=1U W=20U m4 net10 b vdd! vdd! pch L=1U W=20U m5 net10 a vdd! vdd! pch L=1U W=20U .MODEL NCH NMOS LEVEL=1 .MODEL PCH PMOS LEVEL=1 .ends and2

.subckt xor2 a b y

m0 y a net27 net27 nch L=1U W=150U m1 net27 b 0 0 nch L=1U W=150U m2 y net11 0 0 nch L=1U W=150U m3 net11 b 0 0 nch L=1U W=150U m4 net11 a 0 0 nch L=1U W=150U

m5 net11 b net020 net020 pch L=1U W=5U m6 net020 a vdd! vdd! pch L=1U W=5U m7 net018 net11 vdd! vdd! pch L=1U W=5U m8 net018 a y y pch L=1U W=5U m9 net018 b y y pch L=1U W=5U .MODEL NCH NMOS LEVEL=1

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