基于VHDL的数字电子钟系统设计(7)

集大集成软件设计,电子钟设计

elsif qd<30 then qd<=qd+1; clk2<='0'; end if;

end if;

elsif ((monthin=1) or (monthin=3) or (monthin=5) or (monthin=7) or (monthin=8) or (monthin=10) or (monthin=12)) then if(qd=31) then qd<=1; clk2<='1';

elsif qd<31 then qd<=qd+1; clk2<='0'; end if;

elsif monthin=2 then if(qd=28) then qd<=1; clk2<='1';

elsif qd<28 then qd<=qd+1; clk2<='0'; end if;

elsif ((monthin=4) or (monthin=6) or (monthin=9) or (monthin=11)) then if(qd=30) then qd<=1; clk2<='1';

elsif qd<30 then qd<=qd+1; clk2<='0'; end if; end if; end if;

当上一个模块的时钟信号来临时，如果是闰年，并且是1、3、5、7、8、10、12、月，day模块开始则从1计数到31，而如果是2月，则day模块开始计时从1计数到29，如果其他月份时，则计数从1到30，之后并输出一个控制信号clk2控制month模块，此时clk2=1 ，计数到最大值时都会回到1然后循环计数，此时clk2=0。如果是非闰年，并且是1、3、5、7、8、10、12、月，day模块开始则从1计数到31，而如果是2月，则day模块开始计时从1计数到29，如果其他月份时，则计数从1到30，之后并输出一个控制信号clk2控制month模块，此时clk2=1 ，计数到最大值时都会回到1然后循环计数，此时clk2=0。如果要设置初值，则令setd=‘1’，然后再设置想要数值ds。

5、Month计时模块：

begin

process(clk) begin

if(clk'event and clk='1') then if(q=12) then q<=1; clk3<='1';

elsif q<12 then q<=q+1; clk3<='0'; end if;

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