通用异步串行接口的VHDL实用化设计

中文核心期刊‘计算机信息>嵌入式与 S C)0 5年第 2微 ( 0 20 1卷第 1-期 1 2

通用异步串行接口的 V L实用化设计 D HP a t a sg o ART b s d o HDL r ci l c De i力 fU a e n V

华学杨晓斌赵花荣赵明生大 )Ya g, a bn n Xio i Zh o, ao g h o, n s e g a Hu rn Z a Mig h n

摘要：通用异步串行接口 ( n eslA ycrnu ee e U i r snhoos R ci r v a v Tas ie, A T在通信、制等领域得到了广泛应用。根 rnmt rU R ) t控

接收来自数据总线上的并行数据，照低位序方式并按串转换。然后根据控制寄存器的设置生成串行数据

据U R A T接口特点和应用需求。以提高 V L设计的稳定性流；应的，收过程把串行数据流转换成并行数据， HD相接 和降低功耗为目标，本文讨论了 U R A T接口中时钟域划分、 产生中断以及状态信息 .并对数据传输过程中的异常时钟分频、稳态、步 FF亚同 I0设计等问题和解决方案。 关键词：用异步串行接口； I );亚稳态；场可编程逻辑进行处理。通 VI L I现阵列中图分类号： P 1 T 31文献标识码： A文童编号：O 8-5 0 2 0 ) 1 2 0 2 _ 3 1 0 - 7 (0 51— - 1 4| 0 - 0Ab t a t UAR i d l s d e p c a y i o sr c: T S wi ey u e . s e i l n c mmu iai n l nc t o a d c n r l y tm. I ti p p r n o t s se n h s a e, c n i e i g h r ce o o o sd r c a a tr f n s UA d r q e t f t e r a mp e n s s me q e t n d RT a e u ss o l e l i l me t . o n l u sosa i n t er ou in s c a c o k i r u in fe u n y ii e, li l s lt s u h s lc d s i t . r q e c d v d r o tb o mea t b l y y c r n u I O ae d s u s d i n t i r v tsa i t,S h o o s F F

r i s e,ami g a mp o— i n c i g t e r b sn s a d r d c n p we c n u t n o t e n h o u t e s n e u i g o r o s mp i f h o UAR e in b e n VHD T d s a do g s L. Ke o d: y W r s UART; VHDL; ea t b l y FP M t sa i t; GA i

S 1C 5 T 6 50是广泛使用的一款 U R A T接口芯片，是N 1C 5 S 6 5 0的改进版本。它收发均带有 1 6字节的 F— I

F可以通过设定波特率设置寄存器来进行收发时钟 O.的分频控制。传输速率从 5b s 1 Mbs 0p到 . p。具体内容 5可参见数据手册。

3实用化设计主要问题和解决方案31框架设计 .

根据 U R A T的功能和数据流特点，系统划分为 5 个模块：时钟生成模块，成时钟分频和时钟分配；完界

面模块。完成 U R A T其它模块和数据总线的交互；发送模块 .缓冲接收到的数据并按照设置生成串行信号；收模块，照设置将接收信号串并变换并将数接按 1引言据送到 F F中； d m模块完成与 M d m信息交互 IO Mo e oe FG P A从实现粘合逻辑逐步发展成为设计平台的和控制 .功能相对简单独立。图 1 U R为 A T顶层模块核心 .电子、在通信以及航空航天等领域得到了广泛示意图。 应用。本人最近实现的中频软件无线电硬件平台，就以FG P A为核心。实现上变频、变频等中频数字信号下发送模块 n ef t a|I r c

处理 .并且构成 AD A D P和 AR//、 S M模块之间的通信中心。这种以 F G P A为核心的架构使得硬件平台结构灵活，有可重构性，软件无线电的各种算法分配具为方案提供了有力支撑。除了和 T 30 6 1 MS 2 C 4 6之间的数据流采用 E F MI接口外 .P A的其它接口均采用 U R。为了软件开 FG A T发和移植的便利 . A T设计要做到兼容 S 1C 5 U R T 6 50的功能。稳定可靠则是作为软件无线电硬件平台关键接

I ol 1…U L一一。wI R O

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接收模块

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nT M e o m ID R d控制模块块U2 Jn J

图 1UA T顶层模块图 R

32时钟域的划分 .在同步电路设计中，减小时钟数量可简化设计， 口的基本要求。考虑到嵌人式系统的特点，在设计中提高系统的稳定性。不相关的时钟域之间的数据传递应尽量降低功耗。文围绕这些目标。绍了在 U R 本介 A T不可避免的存在亚稳态问题。带来稳定性能的下降。 实用化设计中所遇到的一些重要问题、决方案以及解时钟速率与功耗呈线性关系。当工艺一定时，功耗低最终结果。 设计要求我们降低时钟频率和信号翻转次数。下面从 2UA T及 S 1 C 5 R T 6 5 0概述这些设计策略和通信效率来分析不同时钟域划分方 U R A T是广泛使用的串行数据传输协议，它在收案。方案一：速时钟方案。首先根据控制寄存器的低发分离的串行链路上进行全双工异步通信。发送过程设置对外部提供的时钟进行分频。生成全局唯一的时杨晓斌：士研究生硕

本文受到国家自然科学基金资助。金号：0 7 0 7基 6 113中国自控网：t:w w.uo o t 1o c ht/ w a tc nr . m. p/ oc n一

钟。这种方案的优点是系统实现简单、面积最小、功耗最低。缺点也很明显。P C U时钟远远高于芯片的工作电话： 1—2 3 4 6,2 9 6 6 TF 0 06 1 2 3 6 1 2 1 (/ )

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IP C技术应用 2 O (L 0例>I

P DCP D F G L/ L/P A设计应用

时钟， U R与 A T传递数据时将占用 C U过多的时间。 P

方案二：高速时钟方案。系统直接采用外部提供的时钟为唯一时钟，据控制寄存器的设置生成收发根模块的同步时钟使能信号，达到分频的目的。这种来方案全局只有一个时钟，设计简单。唯一缺点是功耗较大。

输入信号建立时间 TU 5s传播延时 T 9s芯片 s= n, m= n,内部触发器建立时间以及传播延时约 T r 1 n。哑+= . s I 3

设定触发器异步输入信号边沿频率 F= O H .芯片 DI

M z工作频率即触发器时钟 F= 0 Z c5 MH。则每个接收外界输入信号的触发器平均失效时间 MT F ( eMen B t a hm -5 m

Tm e enF i rs为： i eB t e al e) w u: ! =— m- 2 0 g在实际设计中，综合考虑效率和功耗的要求。采脚 F: !:: ! !:竺： 4 l 5 .d y 1× 0:1 a s 6用了两个关联时钟的方案。 C U的接口界面直接采与 P瓦 7 sIMH MH p O z5 0 z用外部提供的最高时钟信号，而其它模块采用由波特系统中有多路并行信号跨越不同的时钟域。样这率设置寄存器控制的分频时钟。这样在系统中存在两 TF将以小时或分钟计。可见单个关联的时钟域，计时需要对两个时钟域边界的逻系统总的 M B会很小，设触发器同步电路不能满足稳定性的要求。为了减小亚辑进行分析和处理。 稳态的影响，亚稳态控制在时钟域边界，以采用将可 33时钟分频 .传统的握手通讯方式或者双触发器同步电路。一方前同步数字电路设计中，时钟是整个电路中最重要—

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