电工学实验 (7)

Aui1Bui210KΩR1 20KΩR2 20KΩRf Rf 100KΩ-27+12VA4610KΩui1ui2R1 10KΩR2 -27+12V+3R3 5.1KΩu0B+346u0-12V-12VR3 100KΩ

RFR1ui

图5-3-9 加法运算电路接线图 图5-3-10 减法运算电路接线图

20kΩ+12V2746RF20KΩR110KΩ20KΩ5.1kΩ图5-3-11 反相比例运算电路接线图 图5-3-12 同相比例运算电路接线图

4．同相比例运算

⑴按图5-3-12连接电路，接通电源。

⑵Ui输入为一方波信号，频率为1kHZ，幅度为0.5V（直接用示波器测量）。 ⑶用示波器观测输入输出、电压波形，分析其关系。 5．积分运算

⑴按图5-3-13连接电路，接通电源。

⑵Ui输入为一方波信号，频率为1kHZ，幅度为0.5V（直接用示波器测量）。 ⑶用示波器观察输入、输出波形，并绘出波形图，分析其关系。 ⑷测量并记录Uo的频率与幅度值，填入自拟表格中。 ⑸改变积分时间常数τ，重复上述步骤,观察时间常数的大小对微分器输出波形的影响。 6．微分运算

⑴按图5-3-14连接电路，接通电源。

⑵Ui输入为一方波信号，频率为1kHZ，幅度为0.5V（直接用示波器测量）。 ⑶用示波器观察输入、输出波形，并绘出波形图，分析其关系。

⑷测量并记录Uo的频率与幅度值，填入自拟表格中。 ⑸改变微分时间常数τ，重复上述步骤，观察时间常数的大小对微分器输出波形的影响。

Rf 100KΩC 0.01μF20KΩuiR1 100KΩ100KΩ390рFui+12V276-+3-12VR2 20KΩ图5-3-13 积分运算电路接线图 图5-3-14 微分运算电路接线图

26

+10kΩR1'u0ui-27+12V3-12V Rf 100KΩR1'+436u0-12V

-4u0R1 -2C Rf +12V746+3R2 10KΩu0-12V

5.3.5实验报告

1．画出各实验线路图，整理实验数据及结果，总结集成运算放大电路的各种运算功能。 2．整理实验数据计算有关量，并与理论值进行比较，正确画出积分运算时各输入、输出信号对应的电压波形，并与理论值比较。

5.3.6 思考题

1．运算电路中的输入信号能否无限制地增大?为什么? 2．总结利用示波器测量波形周期和幅值的方法。

5.7组合逻辑电路的设计

5.7.1实验目的

1．理解组合逻辑电路的特点和一般分析方法。 2．熟悉组合逻辑电路的设计方法。

3．掌握由TTL门构成组合逻辑电路的方法。

5.7.2实验原理

数字逻辑电路包括组合逻辑电路和时序逻辑电路两类，组合逻辑电路由门电路组成，其 特点是输出仅取决于该时刻的输入。而时序逻辑电路由门电路和触发器组成，其特点是输出不仅取决于该时刻的输入，而且与电路的原状态有关，即时序逻辑电路具有记忆功能。

在实际应用中，常常需要将一些基本的门电路按一定的方式组合在一起，来实现某一逻辑功能，即设计组合逻辑电路。符合逻辑电路的设计就是根据实际问题所要求的逻辑功能，设计出最简单的逻辑电路图。其步骤可用图5-7-1表示。

图5-7-1 组合逻辑电路设计步骤

①根据设计任务列出真值表；②根据真值表写出逻辑表达式（即与或表达式）；③对逻辑表达式进行化简或变换；④根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式；⑤根据整理后的逻辑表达式画出逻辑图；⑥根据逻辑图连接实验电路，验证其逻辑功能是否符合设计要求。

设计电路的关键是逻辑表达式（与或式）的简化，它关系到电路结构是否最佳，所用元件的数量及种类是否最少。设计中还需从实际出发，根据现有的集成门种类，将化简的表达式进行变换，得出最易实现的电路。

5.7.3实验设备及所用组件箱

名 称 模拟（模数综合）电子技术实验箱 双踪示波器 数字万用表 74LS系列门电路芯片 数 量 1 1 1 若干 备 注 27

5.7.4实验步骤

1．用与非门实现其它逻辑门功能 ⑴用与非门实现与门电路

由与门的逻辑表达式得知：Y?AB?AB

与门可由两个与非门组成，要求画出与门电路，并进行实验。按表5.7.1对输入端电平的要求，把测出的输出结果填入表5.7.1相应的栏内。

表5.7.1与门测试结果

输入 A 0 0 1 1 B 0 1 0 1 输出 Y ⑵用与非门实现与或非门电路

把“与或非”逻辑式化成“与非”表达的形式。

Y?AB?CD?________

自拟实验电路，并进行实验。把实验结果填入表5.7.2中。

表5.7.2 与或非门测量数据

A 输入 B C D 输出 F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 2．电路设计 ⑴比较电路：设计一个能判别A、B两个一位二进制数大小的比较电路。

⑵设计一个数据选择器，逻辑控制表如表5.7.3所示，逻辑电路如图5-7-2所示。

其中：D1、D2、D3为数据输入端，A、B为数据选择控制端。D1接连续脉冲，D2接连续脉冲经过JK触发器分频Q输出，D3接高电平，A、B接逻辑开关。

表5.7.3数据选择器控制表

A 0 0 1 1 B 0 1 0 1 控制信号 禁止信号输出 选通D1 选通D2 选通D3

D1D2D3A数据选择器LB28

图5-7-2数据选择器

⑶设计一个报警信号输出电路，有A、B、C三台电机，现要求： ①A开机则B也必须开机； ②B开机则C也必须开机； ③C可以单独开机。

若不满足上述要求，则发出报警信号。

⑷三人表决电路：当多数人赞成（输入为1）时，表决结果有效（输出1）。

5.7.5实验报告

1．画出实验用门电路的逻辑符号，根据实验要求分析问题，列出真值表，写出最简表达式。

2．画出门电路逻辑变换的线路图。 3．画出设计电路，整理实验结果。

5.7.6思考题

1．利用与非门设计一个带有使能端的4线-10线二-十进制译码器。 2．设计两个一位十进制数的比较电路（可自选器件）。

5.8计数器及译码显示电路

5.8.1实验目的

1．掌握集成电路计数器的逻辑功能及使用方法。 2．了解译码驱动器和数码显示器的使用方法。

5.8.2实验原理

1．计数器简介

计数器是一种时序逻辑电路，可用来累计输入脉冲的个数，除此之外，它还可用作分频器和定时器，在数字系统和计算机得到了广泛应用。

计数器根据计数体制的不同可分为二进制计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它一般称为任意进制计数器。根据计数器的增减趋势不同，计数器可分为加法计数器、减法计数器和可逆计数器三种。根据计数脉冲引入方式不同又可分为同步计数器和异步计数器。

在实际工程应用中，一般很少使用小规模的触发器去组成各种计数器，而是直接选用集成计数器产品。目前，无论是TTL集成电路还是CMOS集成电路，各种常用的计数器均有典型产品。

本实验选用中规模TTL集成电路计数器74LS390，它是具有两个二、五、十进制异步计数器的集成电路。图5-8-1为74LS390外引线排列图，其逻辑功能表如表5.8.1、表5.8.2所示。引脚处字母前冠有“1”的为第一个二、五、十进制计数器的引脚，字母前冠有“2”的为第二个计数器的引脚。图5-8-2为二、五、十进制计数器的框图。

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Vcc162CP1152CLR142QA132CP2122QB112QC102QD9输出端QAQB QC QD74LS390二进制计数器五进制计数器11CP121CLR31QA41CP251QB61QC71QD8GNDCP1

CLR输入端CP2

图5-8-1 74LS390外引线排列图 图5-8-2为二、五、十进制计数器框图

图5-8-2可分为两部分：二进制计数器和五进制计数器，CLR为这两个计数器的公共清零端，高电平有效。通过不同的连接方式，可实现不同的逻辑功能：

⑴计数脉冲由CP1输入，QA作为输出端，仅此一级就是一个最简单的二进制计数器。 ⑵计数脉冲由CP2输入，QD、QC、QB作为输出端（其中QD为高位，QB为低位），这一级就是一个异步五进制计数器。

若将QA和CP2相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成一个十进制异步计数器。

表5.8.1 74LS390的逻辑功能表1

输入 CLR(2/14) 1 0 计数脉冲 1 2 3 4 5 6 7 8 9 CP1(1/15) CP2(4/12) QA 0 QB 0 计数 QB 0 0 0 1 1 1 1 0 0 QC 0 1 1 0 0 1 1 0 0 QD 1 0 1 0 1 0 1 0 1 输出 QC 0 QD 0 ? ↓ QA 0 0 0 0 0 0 0 1 1 ? ↓ 表5.8.2 74LS390的逻辑功能表2

2．数码显示模块 ⑴译码器

译码器的作用是将输入代码译成一种特定的输出信号以表达它的含义。必须指出：代码的码制不同，译码电路也不同。在计数电路中，常用的译码器是七段显示译码驱动器，其功能是将输入端的四位二进制数译成驱动七段数码显示数所需要的电平信号，使它能显示出0~9的十进制数。

实验所用的译码驱动器为74LS248，图5-8-3为其外引线排列图，表5.8.3是它的逻辑功能表。从表中可看出，D（高位）、C、B，A（低位）为输入端，通常与二-十进制计数器的输出端相连，以输入二进制数码。a、b、c、d、e、f、g为输出端，通常与数码显示器相应字形段的输入端相连。LT端为灯功能测试端，当LT=“0”电平时，输出a~g全为“1”，

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