触发器与时序逻辑电路 77页
电子技术基础主编 李中发 制作 李中发2004年1月
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第8章 触发器与时序逻辑电路
学习要点 触发器的工作原理及逻辑功能
时序逻辑电路的分析方法 寄存器、计数器的工作原理及构成
555定时器的工作原理及其应用
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第8章 触发器与时序逻辑电路 8.1 双稳态触发器8.2 寄存器
8.3 计数器8.4 555定时器
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8.1 双稳态触发器触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。 所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。
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8.1.1 RS触发器1、基本RS触发器信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，Q Q
电 路 组 成 和 逻 辑 符 号
Q & & SD
Q RD
SD (a) 电路组成
RD (b) 逻辑符号
信号输入端，低电平有效。
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工作原理Q
0
1
Q
RD
SD
Q
0& &
1
0
SD
1
0
RD
(1) RD 0 、 S D 1 。由于 RD 0 ,不论 Q 为 0 还是
Q Q 1,都有Q 1 ;再由 S D 1 、 1 可得 0 。即不论触发器原来处于什么状态都将变成 0 状态，这种情况称将触 R 发器置 0 或复位。由于是在D 端加输入信号(负脉冲)将
R 触发器置 0,所以把 D 端称为触发器的置 0 端或复位端。
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Q
1
0
Q
RD
SD
Q
0& &
1 0
01
1RD
SD
0
1
(2) RD 1 、 S D 0 。由于 S D 0 ,不论 Q
为 0 还是
Q 1,都有 Q 1 ;再由 RD 1 、 Q 1 可得 0 。即不论触发器原来处于什么状态都将变成 1 状态，这种情况称将触 S 发器置 1 或置位。由于是在D 端加输入信号(负脉冲)将
S 触发器置 1,所以把 D
端称为触发器的置 1 端或置位端。
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Q
1 0
0 1
Q
RD
SD
Q
0& &
1 0 1
01 不变
1 1RD
SD
1
1
(3) RD 1 、 S D 1 。根据与非门的逻辑功能不难推 知，当 RD 1 、 S D 1 时，触发器保持原有状态不变， 即原来的状态被触发器存储起来，这体现了触发器具有 记忆能力。
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Q
1
?
1
Q
RD
SD
Q
0&
1 0 1
01 不变 不定
&
1 1RD
SD
0
0
0
0
(4) RD 0 、 S D 0 。这种情况下两个与非门的输出端 Q 和 Q 全为 1,不符合触发器的逻辑关系。并且由于与非门延 迟时间不可能完全相等，在两输入端的 0 信号同时撤除后， 将不能确定触发器是处于 1 状态还是 0 状态。所以触发器不 允许出现这种情况，这就是基本 RS 触发器的约束条件。
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RD
SD
功 能 表
Q 不定 0 1 不变
功能 不允许 置0 置1 保
持
0 0 1 1
0 1 0 1
基本RS触发器的特点(1)触发器的次态不仅与输入信号状态有关，而且与触 发器原来的状态有关。 (2)电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。 (3)在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 (4)在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
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2、同步RS触发器Q Q
G1 & SD G3 &
& G2 RD & G4 Q Q SD S C R RD
S (a)
C
R (b) 逻辑符号
电路构成
C=0时，触发器保持原来状态不变。 C=1时，工作情况与基本RS触发器相同。
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功能表C 0 1 1 1 1 R × 0 0 1 1 S × 0 1 0 1 Qn+1 Qn Qn 1 0 不定 功能 保持 保持 置1 置0 不允许
在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。
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主 要 特 点 波 形 图
(1)时钟电平控制。在CP=1期间接收输入信号， CP=0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 (2)R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。
1 C R S Q不 变
2
3
4
置 1
不 置 变 0
不 置 不 变 1 定
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3、计数式RS触发器
Q S C
Q R
设触发器的初始状态为0。根据同步RS触发器的逻辑功能可 知，第1个时钟脉冲C到来时，因R=Q=0、S=Q=1,所以触发
器状态翻转为1,即R=Q=1、S=Q=0;第2个时钟脉冲C到来时，触发器状态翻转为0,即R=Q=0、S=Q=1。由此可见， 每输入一个时钟脉冲C,触发器状态翻转一次，故称为计数
式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。
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8.1.2 D触发器1、同步D触发器Q Q Q Q
G1 & G3 & S 1
& G2 & G4 R
G1 & G3 & S
& G2 Q & G4 R D C Q
C D (a) D 触发器的构成
D
C (c) 逻辑符号
(b) D 触发器的简化电路
C=0时触发器状态保持不变。C=1时，根据同步RS触发器的 逻辑功能可知，如果D=0,则R=1,S=0,触发器置0;如果 D=1,则R=0,S=1,触发器置1。
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Q波 形 图CP D Q Q
n 1
D
CP=1期间有效
在数字电路中，凡在CP时钟脉冲控制下，根据输 入信号D情况的不同，具有置0、置1功能的电路， 都称为D触发器。
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2、维持阻塞D触发器SD & G5 D & G6 & G3 & G4 RD C & G1 & G2
Q
Q
(1)D=0。当C=0时，G3、G4 和G6的输出均为1,G5输出为0, 触发器的状态不变。当C从0上跳为1,即C=1时，G3、G5和G6 的输出不变，G4输出由1变为0,使触发器置0。 (2) D=1。当C=0时，G3和G4的输出为1,G6的输出为0,G5 的输出为1,触发器的状态不变。当C=1时，G3的输出由1变为 0,使触发器置1。
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维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变 化，但总
比输入端状态的变化晚一步，即某个时钟脉冲
来到之后Q的状态和该脉冲来到之前D的状态一样。即有：Qn+1=D C上升沿时刻有效
逻辑符号1SD D C RD Q
波形图2 3 4 C D
Q
Q
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8.1.3 主从JK触发器主 Q1 SD S2 触 C2 发 R2 器 Q1 RD
J C K
1
&S1 C1 &R1
从 Q2 触 发 器 Q2
Q Q Q Q SD J C K RD
1
0(a) 电路 (b) 逻辑符号
工 作 原 理
(1)接收输入信号的过程。 C=1时，主触发器被打开，可以接收输入信号J、K,其 输出状态由输入信号的状态决定。但由于C=0,从触发 器被封锁，无论主触发器的输出状态如何变化，对从触 发器均无影响，即触发器的输出状态保持不变。
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0
J C K
&S1 C1 &R1
主 Q1 SD S2 触 C2 发 R2 器 Q1 RD
从 Q2 触 发 器 Q2
Q Q
1
1
(2)输出信号过程 当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论 输入信号如何变化，对主触发器均无影响，即在C=1期间接 收的内容被存储起来。同时，由于C由0变为1,从触发器被 打开，可以接收由主触发器送来的信号，其输出状态由主触 发器的输出状态决定。在C=0期间，由于主触发器保持状态 不变，因此受其控制的从触发器的状态也即Q、Q的值当然 不可能改变。
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J C K
&S1 C1 &R1
主 Q1 SD S2 触 C2 发 R2 器 Q1 RD
从 Q2 触 发 器 Q2
Q Q
逻 辑 功 能 分 析
1
(1)J=0、K=0。设触发器的初始状态为0,此时主触 发器的R1=0、S1=0 ,在C=1时主触发器保持0状态不变； 当C从1变0时，由于从触发器的R2=1、S2=0,也保持为 0状态不变。如果触发器的初始状态为1,当C从1变0 时，触发器则保持1状态不变。可见不论触发器原来的 状态如何，当J=K=0时，触发器的状态均保持不变。
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