数字电路及数字系统设计(1-4) (5)

表3.2.3 4位数据比较器的真值表

E3 E2 E1 E0 L3 L2 L1 L0 × × × × 1 × × × 1 × × × × 1 × × 1 1 × × × × 1 × 1 1 1 × × × × 1 YA

YA

3.2.11

如果A≠B且A≦B，那么A一定是大于B的。所以

3.2.12

三、4位数据比较器CC14585

由逻辑函数式3.2.10～3.2.12可得4位数据比较器CC14585的基本电路，如图3.2.14所示。但是CC14585还有三个级连输入信号IAB，下面分析这三个信号的作用。

若IA=B=0导致G2门输出0，则使YA=B恒为0，即不能进行A等于B的比较，所以IA=B应该为1。若IA>B=0导致G4门输出0，则使YA>B恒为0。另外由3.2.12式可知，当A≠B且A≦B时直接决定了YA>B=1，IA>B必须取值为1使G4门处于开放状态，所以IA>B应随时保持高电平。若IA

[例3.2.3] 试用两片CC14585构造一个8位数据比较器。

解：如图3.2.15所示，该电路先由第（Ⅰ）片对低4位进行比较。若C3C2C1C0=D3D2D1D0，则第（Ⅱ）片的三个级连输入信号IAB=1，此时符合第（Ⅱ）片的工作要求。若C3C2C1C0B=1，此时第（Ⅱ）片中的G1门处于开放状态，G2门输出为0使YA=B=0，所以第（Ⅱ）片的输出不是YA>B=1就是YAD3D2D1D0，则第（Ⅱ）片的三个级连输入信号IAB=1，此时第（Ⅱ）片中的G3门处于开放状态，G2门输出为0使YA=B=0，所以第（Ⅱ）片的输出不是YA>B=1就是YA

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3.2.5 全加器电路

在第一章我们通过例1.2.2研究过一位全加器，并得到一位全加器的电路符号（图3.1.3）。将n个一位全加器串联起来就得到n位串行进位加法器，如图3.2.16所示。但是串行进位加法器的运算速度较慢，计算机中采用的都是并行进位加法器。关于并行进位的问题在《计算机组成原理》课程中要作详细的探讨。

[例3.2.4] 用8421BCD码表示十进制数，试设计两位十进制加法器。

解：两位十进制加法器需要8位二进制加法器。用8421BCD码表示的两个1位的十进制数进行相加，若其和出现伪码（即大于9）或者该位向高位产生了进位，则该位的和还要加6进行修正。由此列十进制数进位的逻辑真值表。

表3.2.4 十进制数进位的真值表

两个1位十进制数相加的和 0～9 10 11 12 13 14 15 16 17 18 19 20 … 31 两个4位二进制数相加的和 C3 S3 S2 S1 S0 0 × × × × 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 ………………………… 1 1 1 1 1 十进制数的进位 CD 0 1 1 1 1 1 1 1 1 1 1 × ? × 逻辑无关项 ①十进制数的和为10～19产生进位，应该加6修正。 ②考虑到来自低位的进位，两个1位十进制数的和最大值为19。 说 明 不加6修正

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由真值表得CD的卡诺图，如图3.2.16所示。由卡诺图得十进制数的进位CD的逻辑函数：

CD=C3+S3S2+S3S1 3.2.13

根据图3.2.15和3.2.13式得两位十进制加法器电路，如图3.2.18所示。

[例3.2.5] 8位数据线上传输的是两位十进制数（8421BCD码），当该十进制能被3整除时标志信号F置1，否则F 置0。试设计此逻辑电路。

解：若两位十进制数的十位数字与个位数字之和能被3整除则该十进制数一定能被3整除，又因十位数字与个位数字之和的最大值为C3S3S2S1S0=10010（等于十进制数18）。由此得卡诺图，如图3.2.19。

由卡诺图得F 的逻辑函数3.2.14式，并由该式得电路图（图3.2.20）。

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3.2.14

3.2.6 奇偶校验电路

由于传输信道中的噪声干扰，可能导致被传送的数据出错。例如发送的数据是A，而接收到的数据却是。为了提高数据传输的可靠性，通常将数据采用专门的逻辑电路进行编码传送，接收方用专门的逻辑电路进行校验，判断接收数据是否有错。有的校验方法还具有自动纠错能力，奇偶校验是最简单的一种校验方法，它具有检测1位数据出错的能力，但不具有自动纠错能力。下面介绍偶校验的原理，奇校验原理与此相似。

如图3.2.21所示，发送一个字节（Byte）数据D7D6D5D4D3D2D1Do前，发送方先形成偶校验位：

P= D7?D6?D5?D4?D3?D2?D1?D0 3.2.14

将偶校验码PD7D6D5D4D3D2D1Do一起发送，接收方用偶校验方式检错。检测标识：

1→有奇偶性错

F=P ?D7?D6?D5?D4?D3?D2?D1?D0= 3.2.15 0→无奇偶性错

说明：这里的奇偶性是指一个校验码中所含1的个数是奇数个还是偶数个。偶校验码中1的个数应当为偶数个。如果接收方得到的代码中1的个数变为奇数个，即出现奇偶性错，那么检测标识F=1表示接收代码有1位（或奇数位）出错，接收方则屏弃本次接收的代码。如果有两位出错，显然奇偶性不会被破坏。但是为什么还要用奇偶校验来检错呢？这里有一个前提，即传送的数据位不太长，最多以一个字节构成一个奇偶校验码（例如PC机的存储器），而且一位出错的概率较低。例如若一位出错的概率为万分之一，那么两位同时出错的概率就降为亿分之一了。由于两位同时出错的概率很低，可以充分信任接收到的数据，所以采用奇偶校验方法能够提高数据传输的可靠性。当然这并不意味着接收到的数据绝对正确，但是对于数据传输的要求不是特别严格的场合用此方法检错是非常经济的。

3.3 用MSI芯片设计组合逻辑电路

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3.3.1 用译码器设计组合逻辑电路

从3.2.6式和3.2.7式可知，译码器的每个输出信号对应于一个逻辑最小项，那么可以用译码器来表示任意组合逻辑函数。

一、用译码器设计组合逻辑电路的方法 1、将逻辑函数化为最小项之和的形式； 2、再将逻辑函数变换为最小项的与非式； 3、根据最小项的与非式画出逻辑电路。

二、应用举例

[例3.3.1] 试用74LS138设计一位全加器。

解：将1.2.3式进行变换得Si和Ci的表达式如下，并根据表达式画出逻辑电路，如图3.3.1所示。

3.3.2 用数据选择器设计组合逻辑电路

从3.2.9式可知，数据选择器的输出逻辑函数中包含了全部逻辑最小项，那么可以用数据选择器来表示任意组合逻辑函数。

一、用数据选择器设计组合逻辑电路的方法 1、将逻辑函数化为最小项之和的形式；

2、对于已化为最小项之和的逻辑函数中的每个最小项，撇开最低位的剩余部分（视为少了一个变量后的最小项）即为输入信号的地址码，其最低位就是对应输入信号的取值。

二、应用举例

[例3.3.2] 某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。

解：设四户人家A、B、C、D要改变路灯的状态输入信号1，不改变路灯的状态输入信号0。路灯Y的亮和灭分别用1和0表示。根据假设列真值表（表3.3.1）。

由真值表得逻辑函数式

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